serial: simplify physical tty and make BREAK reset work

Simplify the physical TTY. Fix the handling of BREAK on the physical
TTY (or a button to ground tty_txd) to reset the system.

fpga/ip/fifo.qip

@@ -1,5 +1,5 @@
 set_global_assignment -name IP_TOOL_NAME "FIFO"
-set_global_assignment -name IP_TOOL_VERSION "20.1"
+set_global_assignment -name IP_TOOL_VERSION "21.1"
 set_global_assignment -name IP_GENERATED_DEVICE_FAMILY "{Cyclone IV E}"
 set_global_assignment -name VERILOG_FILE [file join $::quartus(qip_path) "fifo.v"]
 set_global_assignment -name MISC_FILE [file join $::quartus(qip_path) "fifo_inst.v"]

fpga/ip/fifo.v

@@ -14,11 +14,11 @@
 // ************************************************************
 // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
 //
-// 20.1.1 Build 720 11/11/2020 SJ Lite Edition
+// 21.1.0 Build 842 10/21/2021 SJ Lite Edition
 // ************************************************************
 
 
-//Copyright (C) 2020  Intel Corporation. All rights reserved.
+//Copyright (C) 2021  Intel Corporation. All rights reserved.
 //Your use of Intel Corporation's design tools, logic functions 
 //and other software and tools, and any partner logic 
 //functions, and any output files from any of the foregoing 
@@ -58,16 +58,16 @@ module fifo (
 	output	  empty;
 	output	  full;
 	output	[7:0]  q;
-	output	[8:0]  usedw;
+	output	[9:0]  usedw;
 
 	wire  sub_wire0;
 	wire  sub_wire1;
 	wire [7:0] sub_wire2;
-	wire [8:0] sub_wire3;
+	wire [9:0] sub_wire3;
 	wire  empty = sub_wire0;
 	wire  full = sub_wire1;
 	wire [7:0] q = sub_wire2[7:0];
-	wire [8:0] usedw = sub_wire3[8:0];
+	wire [9:0] usedw = sub_wire3[9:0];
 
 	scfifo	scfifo_component (
 				.aclr (aclr),
@@ -86,11 +86,11 @@ module fifo (
 	defparam
 		scfifo_component.add_ram_output_register = "OFF",
 		scfifo_component.intended_device_family = "Cyclone IV E",
-		scfifo_component.lpm_numwords = 512,
+		scfifo_component.lpm_numwords = 1024,
 		scfifo_component.lpm_showahead = "ON",
 		scfifo_component.lpm_type = "scfifo",
 		scfifo_component.lpm_width = 8,
-		scfifo_component.lpm_widthu = 9,
+		scfifo_component.lpm_widthu = 10,
 		scfifo_component.overflow_checking = "ON",
 		scfifo_component.underflow_checking = "ON",
 		scfifo_component.use_eab = "ON";
@@ -105,9 +105,9 @@ endmodule
 // Retrieval info: PRIVATE: AlmostEmptyThr NUMERIC "-1"
 // Retrieval info: PRIVATE: AlmostFull NUMERIC "0"
 // Retrieval info: PRIVATE: AlmostFullThr NUMERIC "-1"
-// Retrieval info: PRIVATE: CLOCKS_ARE_SYNCHRONIZED NUMERIC "0"
+// Retrieval info: PRIVATE: CLOCKS_ARE_SYNCHRONIZED NUMERIC "1"
 // Retrieval info: PRIVATE: Clock NUMERIC "0"
-// Retrieval info: PRIVATE: Depth NUMERIC "512"
+// Retrieval info: PRIVATE: Depth NUMERIC "1024"
 // Retrieval info: PRIVATE: Empty NUMERIC "1"
 // Retrieval info: PRIVATE: Full NUMERIC "1"
 // Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
@@ -136,11 +136,11 @@ endmodule
 // Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
 // Retrieval info: CONSTANT: ADD_RAM_OUTPUT_REGISTER STRING "OFF"
 // Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
-// Retrieval info: CONSTANT: LPM_NUMWORDS NUMERIC "512"
+// Retrieval info: CONSTANT: LPM_NUMWORDS NUMERIC "1024"
 // Retrieval info: CONSTANT: LPM_SHOWAHEAD STRING "ON"
 // Retrieval info: CONSTANT: LPM_TYPE STRING "scfifo"
 // Retrieval info: CONSTANT: LPM_WIDTH NUMERIC "8"
-// Retrieval info: CONSTANT: LPM_WIDTHU NUMERIC "9"
+// Retrieval info: CONSTANT: LPM_WIDTHU NUMERIC "10"
 // Retrieval info: CONSTANT: OVERFLOW_CHECKING STRING "ON"
 // Retrieval info: CONSTANT: UNDERFLOW_CHECKING STRING "ON"
 // Retrieval info: CONSTANT: USE_EAB STRING "ON"
@@ -152,7 +152,7 @@ endmodule
 // Retrieval info: USED_PORT: q 0 0 8 0 OUTPUT NODEFVAL "q[7..0]"
 // Retrieval info: USED_PORT: rdreq 0 0 0 0 INPUT NODEFVAL "rdreq"
 // Retrieval info: USED_PORT: sclr 0 0 0 0 INPUT NODEFVAL "sclr"
-// Retrieval info: USED_PORT: usedw 0 0 9 0 OUTPUT NODEFVAL "usedw[8..0]"
+// Retrieval info: USED_PORT: usedw 0 0 10 0 OUTPUT NODEFVAL "usedw[9..0]"
 // Retrieval info: USED_PORT: wrreq 0 0 0 0 INPUT NODEFVAL "wrreq"
 // Retrieval info: CONNECT: @aclr 0 0 0 0 aclr 0 0 0 0
 // Retrieval info: CONNECT: @clock 0 0 0 0 clock 0 0 0 0
@@ -163,7 +163,7 @@ endmodule
 // Retrieval info: CONNECT: empty 0 0 0 0 @empty 0 0 0 0
 // Retrieval info: CONNECT: full 0 0 0 0 @full 0 0 0 0
 // Retrieval info: CONNECT: q 0 0 8 0 @q 0 0 8 0
-// Retrieval info: CONNECT: usedw 0 0 9 0 @usedw 0 0 9 0
+// Retrieval info: CONNECT: usedw 0 0 10 0 @usedw 0 0 10 0
 // Retrieval info: GEN_FILE: TYPE_NORMAL fifo.v TRUE
 // Retrieval info: GEN_FILE: TYPE_NORMAL fifo.inc FALSE
 // Retrieval info: GEN_FILE: TYPE_NORMAL fifo.cmp FALSE

fpga/max80.qpf

@@ -19,12 +19,12 @@
 #
 # Quartus Prime
 # Version 21.1.0 Build 842 10/21/2021 SJ Lite Edition
-# Date created = 00:01:58  January 19, 2022
+# Date created = 00:53:31  January 22, 2022
 #
 # -------------------------------------------------------------------------- #
 
 QUARTUS_VERSION = "21.1"
-DATE = "00:01:58  January 19, 2022"
+DATE = "00:53:31  January 22, 2022"
 
 # Revisions
 

fpga/max80.qsf

@@ -260,7 +260,7 @@ set_global_assignment -name VERILOG_FILE usb/usb_serial/src_v/usbf_crc16.v
 set_global_assignment -name SYSTEMVERILOG_FILE usb/usb.sv
 set_global_assignment -name VERILOG_FILE ip/statusram.v
 set_global_assignment -name VERILOG_INCLUDE_FILE iodevs.vh
-set_global_assignment -name SYSTEMVERILOG_FILE tty.sv
+set_global_assignment -name SYSTEMVERILOG_FILE serial.sv
 set_global_assignment -name SYSTEMVERILOG_FILE sdcard.sv
 set_global_assignment -name SYSTEMVERILOG_FILE sysclock.sv
 set_global_assignment -name SYSTEMVERILOG_FILE i2c.sv

fpga/max80.sv

@@ -13,123 +13,123 @@ module max80
     parameter logic [7:0] fpga_ver)
    (
     // Clock oscillator
-    input 	  master_clk, // 336 MHz from PLL2
-    input 	  master_pll_locked, // PLL2 is locked, master_clk is good
-    output 	  reset_plls, // Reset all PLLs including PLL2
+    input	  master_clk, // 336 MHz from PLL2
+    input	  master_pll_locked, // PLL2 is locked, master_clk is good
+    output	  reset_plls, // Reset all PLLs including PLL2
 
-    input 	  board_id, // This better match the firmware
+    input	  board_id, // This better match the firmware
 
     // ABC-bus
-    inout 	  abc_clk, // ABC-bus 3 MHz clock
+    inout	  abc_clk, // ABC-bus 3 MHz clock
     inout [15:0]  abc_a, // ABC address bus
     inout [7:0]   abc_d, // ABC data bus
-    output 	  abc_d_oe, // Data bus output enable
-    inout 	  abc_rst_n, // ABC bus reset strobe
-    inout 	  abc_cs_n, // ABC card select strobe
+    output	  abc_d_oe, // Data bus output enable
+    inout	  abc_rst_n, // ABC bus reset strobe
+    inout	  abc_cs_n, // ABC card select strobe
     inout [4:0]   abc_out_n, // OUT, C1-C4 strobe
     inout [1:0]   abc_inp_n, // INP, STATUS strobe
-    inout 	  abc_xmemfl_n, // Memory read strobe
-    inout 	  abc_xmemw800_n, // Memory write strobe (ABC800)
-    inout 	  abc_xmemw80_n, // Memory write strobe (ABC80)
-    inout 	  abc_xinpstb_n, // I/O read strobe (ABC800)
-    inout 	  abc_xoutpstb_n, // I/O write strobe (ABC80)
+    inout	  abc_xmemfl_n, // Memory read strobe
+    inout	  abc_xmemw800_n, // Memory write strobe (ABC800)
+    inout	  abc_xmemw80_n, // Memory write strobe (ABC80)
+    inout	  abc_xinpstb_n, // I/O read strobe (ABC800)
+    inout	  abc_xoutpstb_n, // I/O write strobe (ABC80)
     // The following are inverted versus the bus IF
     // the corresponding MOSFETs are installed
-    inout 	  abc_rdy_x, // RDY = WAIT#
-    inout 	  abc_resin_x, // System reset request
-    inout 	  abc_int80_x, // System INT request (ABC80)
-    inout 	  abc_int800_x, // System INT request (ABC800)
-    inout 	  abc_nmi_x, // System NMI request (ABC800)
-    inout 	  abc_xm_x, // System memory override (ABC800)
+    inout	  abc_rdy_x, // RDY = WAIT#
+    inout	  abc_resin_x, // System reset request
+    inout	  abc_int80_x, // System INT request (ABC80)
+    inout	  abc_int800_x, // System INT request (ABC800)
+    inout	  abc_nmi_x, // System NMI request (ABC800)
+    inout	  abc_xm_x, // System memory override (ABC800)
     // Host/device control
-    output 	  abc_host, // 1 = host, 0 = target
+    output	  abc_host, // 1 = host, 0 = target
 
     // ABC-bus extension header
     // (Note: cannot use an array here because HC and HH are
     // input only.)
-    inout 	  exth_ha,
-    inout 	  exth_hb,
-    input 	  exth_hc,
-    inout 	  exth_hd,
-    inout 	  exth_he,
-    inout 	  exth_hf,
-    inout 	  exth_hg,
-    input 	  exth_hh,
+    inout	  exth_ha,
+    inout	  exth_hb,
+    input	  exth_hc,
+    inout	  exth_hd,
+    inout	  exth_he,
+    inout	  exth_hf,
+    inout	  exth_hg,
+    input	  exth_hh,
 
     // SDRAM bus
-    output 	  sr_clk,
+    output	  sr_clk,
     output [1:0]  sr_ba, // Bank address
     output [12:0] sr_a, // Address within bank
     inout [15:0]  sr_dq, // Also known as D or IO
     output [1:0]  sr_dqm, // DQML and DQMH
-    output 	  sr_cs_n,
-    output 	  sr_we_n,
-    output 	  sr_cas_n,
-    output 	  sr_ras_n,
+    output	  sr_cs_n,
+    output	  sr_we_n,
+    output	  sr_cas_n,
+    output	  sr_ras_n,
 
     // SD card
-    input 	  sd_cd_n,
-    output 	  sd_cs_n,
-    output 	  sd_clk,
-    output 	  sd_di,
-    input 	  sd_do,
+    input	  sd_cd_n,
+    output	  sd_cs_n,
+    output	  sd_clk,
+    output	  sd_di,
+    input	  sd_do,
 
     // Serial console (naming is FPGA as DCE)
-    input 	  tty_txd,
-    output 	  tty_rxd,
-    input 	  tty_rts,
-    output 	  tty_cts,
-    input 	  tty_dtr,
+    input	  tty_txd,
+    output	  tty_rxd,
+    input	  tty_rts,
+    output	  tty_cts,
+    input	  tty_dtr,
 
     // SPI flash memory (also configuration)
-    output 	  flash_cs_n,
-    output 	  flash_sck,
+    output	  flash_cs_n,
+    output	  flash_sck,
     inout [1:0]   flash_io,
 
     // SPI bus (connected to ESP32 so can be bidirectional)
-    inout 	  spi_clk,
-    inout 	  spi_miso,
-    inout 	  spi_mosi,
-    inout 	  spi_cs_esp_n, // ESP32 IO10
-    inout 	  spi_cs_flash_n, // ESP32 IO01
+    inout	  spi_clk,
+    inout	  spi_miso,
+    inout	  spi_mosi,
+    inout	  spi_cs_esp_n, // ESP32 IO10
+    inout	  spi_cs_flash_n, // ESP32 IO01
 
     // Other ESP32 connections
-    inout 	  esp_io0, // ESP32 IO00
-    inout 	  esp_int, // ESP32 IO09
+    inout	  esp_io0, // ESP32 IO00
+    inout	  esp_int, // ESP32 IO09
 
     // I2C bus (RTC and external)
-    inout 	  i2c_scl,
-    inout 	  i2c_sda,
-    input 	  rtc_32khz,
-    input 	  rtc_int_n,
+    inout	  i2c_scl,
+    inout	  i2c_sda,
+    input	  rtc_32khz,
+    input	  rtc_int_n,
 
     // LED (2 = D23/G, 1 = D22/R, 0 = D17/B)
     output [2:0]  led,
 
     // USB
-    inout 	  usb_dp,
-    inout 	  usb_dn,
-    output 	  usb_pu,
-    input 	  usb_rx,
-    input 	  usb_rx_ok,
+    inout	  usb_dp,
+    inout	  usb_dn,
+    output	  usb_pu,
+    input	  usb_rx,
+    input	  usb_rx_ok,
 
     // HDMI
     output [2:0]  hdmi_d,
-    output 	  hdmi_clk,
-    inout 	  hdmi_scl,
-    inout 	  hdmi_sda,
-    inout 	  hdmi_hpd,
+    output	  hdmi_clk,
+    inout	  hdmi_scl,
+    inout	  hdmi_sda,
+    inout	  hdmi_hpd,
 
     // Unconnected pins with pullups, used for randomness
     inout [2:0]   rngio,
 
     // Various clocks available to the top level as well as internally
-    output 	  sdram_clk,	// 168 MHz SDRAM clock
-    output 	  sys_clk,	//  84 MHz System clock
-    output 	  flash_clk,	// 134 MHz Serial flash ROM clock
-    output 	  usb_clk,	//  48 MHz USB clock
-    output 	  vid_clk,	//  56 MHz Video pixel clock
-    output 	  vid_hdmiclk	// 280 MHz HDMI serializer clock = vid_clk x 5
+    output	  sdram_clk,	// 168 MHz SDRAM clock
+    output	  sys_clk,	//  84 MHz System clock
+    output	  flash_clk,	// 134 MHz Serial flash ROM clock
+    output	  usb_clk,	//  48 MHz USB clock
+    output	  vid_clk,	//  56 MHz Video pixel clock
+    output	  vid_hdmiclk	// 280 MHz HDMI serializer clock = vid_clk x 5
     );
 
    // -----------------------------------------------------------------------
@@ -140,7 +140,6 @@ module max80
 
    tri1 [4:1]		    pll_locked;
 
-   assign   reset_plls = 1'b0;
    assign   pll_locked[2] = master_pll_locked;
 
    //
@@ -204,32 +203,41 @@ module max80
    reg [31:1] sys_clk_stb;
 
    // 3 types of reset: system, hard, and reconfig
-   reg  [3:1] reset_cmd_q;
-   wire [3:1] reset_cmd;
-   reg	      soft_reset_q;
+   wire [3:1] cpu_reset_cmd;	// CPU-originated reset command
+   reg  [3:1] cpu_reset_cmd_q[0:1];
+   wire [3:1] aux_reset_cmd;	// Other reset sources
+   reg [3:1]  reset_cmd_q = 3'b0;
 
    always @(negedge all_plls_locked or posedge sys_clk)
      if (~all_plls_locked)
        begin
-	  hard_rst_n     <= 1'b0;
-	  rst_n          <= 1'b0;
-	  reset_cmd_q    <= 3'b0;
-	  soft_reset_q   <= 1'b0;
-	  sys_clk_ctr    <= (-'sb1) << reset_pow2;
-	  sys_clk_ctr_q  <= 'b0;
-	  sys_clk_stb    <= 'b0;
+	  reset_plls         <= 1'b0;
+	  hard_rst_n         <= 1'b0;
+	  rst_n              <= 1'b0;
+	  reset_cmd_q        <= 3'b0;
+	  cpu_reset_cmd_q[0] <= 3'b0;
+	  cpu_reset_cmd_q[1] <= 3'b0;
+	  sys_clk_ctr        <= (-'sb1) << reset_pow2;
+	  sys_clk_ctr_q      <= 'b0;
+	  sys_clk_stb        <= 'b0;
        end
      else
        begin
-	  reset_cmd_q    <= reset_cmd;
-	  soft_reset_q   <= reset_cmd_q[1]; // Edge detect for soft reset
+	  cpu_reset_cmd_q[0] <= cpu_reset_cmd;
+	  cpu_reset_cmd_q[1] <= cpu_reset_cmd_q[0];
 
-	  if (reset_cmd_q[1] & ~soft_reset_q)
+	  reset_cmd_q <= (cpu_reset_cmd_q[0] & ~cpu_reset_cmd_q[1]) |
+			 aux_reset_cmd;
+
+	  if (|reset_cmd_q)
 	    begin
+	       // Soft or hard reset
 	       sys_clk_ctr   <= (-'sb1) << reset_pow2;
 	       sys_clk_ctr_q <= 1'b0;
 	       sys_clk_stb   <= 1'b0;
 	       rst_n         <= 1'b0;
+	       hard_rst_n    <= hard_rst_n & ~|reset_cmd_q[3:2];
+	       reset_plls    <= reset_cmd_q[3];
 	    end
 	  else
 	    begin
@@ -593,10 +601,10 @@ module max80
 
    // System reset
    wire	       usb_rxd_break_rst; // Break due to USB serial port BREAK
-   reg 	       tty_rxd_break_rst; // Break due to TTY serial port BREAK
+   wire	       tty_rxd_break_rst; // Break due to TTY serial port BREAK
 
-   // Reset control. Note that CPU reset command 0 is intentionally ignored.
-   wire [3:0] cpu_reset_cmd =
+   // Reset control. Note that CPU reset command 0 is a noop.
+   wire [3:0] cpu_reset_io_cmd =
 	      (sysreg[3] & cpu_mem_wstrb[0]) << cpu_mem_wdata[1:0];
 
    //
@@ -606,20 +614,22 @@ module max80
    // Triggered by:
    //  - CPU reset command 1
    //  - CPU entering TRAP state (irrecoverable error)
-   //  - BREAK received on USB console
+   //  - BREAK received on console
    //
-   assign reset_cmd[1] = cpu_reset_cmd[1] | cpu_trap |
-			 usb_rxd_break_rst | tty_rxd_break_rst;
+   assign cpu_reset_cmd[1] = cpu_reset_io_cmd[1] | cpu_trap;
+   assign aux_reset_cmd[1] = usb_rxd_break_rst | tty_rxd_break_rst;
 
    //
    // Hard system reset: FPGA not reloaded, PLLs reset, all hw units reset
    //
-   assign reset_cmd[2] = cpu_reset_cmd[2];
+   assign cpu_reset_cmd[2] = cpu_reset_io_cmd[2];
+   assign aux_reset_cmd[2] = 1'b0;
 
    //
-   // FPGA reload reset
+   // FPGA reload reset (not implemented yet)
    //
-   assign reset_cmd[3] = cpu_reset_cmd[3];
+   assign cpu_reset_cmd[3] = cpu_reset_io_cmd[3];
+   assign aux_reset_cmd[3] = 1'b0;
 
    // LED indication from the CPU
    reg [2:0]   led_q;
@@ -685,57 +695,41 @@ module max80
    wire        tty_data_in;	// Input data
    wire        tty_cts_out;	// Assert CTS# externally
    wire        tty_rts_in;	// RTS# received from outside
+   wire        tty_dtr_in;	// DTR# received from outside
+
 
    assign tty_data_in      = tty_txd;
    assign tty_rxd          = tty_data_out;
    assign tty_rts_in       = ~tty_rts;
+   assign tty_dtr_in       = ~tty_dtr;
    assign tty_cts          = ~tty_cts_out;
 
    assign tty_cts_out = 1'b1;	// Always assert CTS# for now
 
    // The physical tty now just snoops USB ACM channel 0; as such it does
    // not respond to any write requests nor issue any irqs
-   tty serial_con (
-	    .rst_n ( hard_rst_n ),
-	    .clk   ( sys_clk ),
+   wire        serial_tx_full;
+   wire        serial_rx_break;
 
-	    .valid ( iodev_valid_tty &
-		     cpu_mem_addr[6:2] == 5'b00000 &
-		     cpu_mem_wstrb[0] ),
-	    .wstrb ( cpu_mem_wstrb ),
-	    .wdata ( cpu_mem_wdata ),
-	    .rdata ( ),
-	    .addr  ( cpu_mem_addr[3:2] ),
-	    .irq   ( ),
+   serial serial_tty (
+		      .rst_n    ( hard_rst_n ),
+		      .clk      ( sys_clk ),
 
-	    .tty_txd ( tty_data_out ) // DTE -> DCE
-	    );
+		      .tx_valid ( iodev_valid_tty &
+				  cpu_mem_addr[6:2] == 5'b00000 &
+				  cpu_mem_wstrb[0] ),
+		      .tx_data  ( cpu_mem_wdata[7:0] ),
 
-   // Detect BREAK on the hardware tty input and generate a reset,
-   // regardless of any other control signals.
-   reg [19:0]  tty_break_ctr;
-   always @(posedge sys_clk)
-     begin
-	if (~hard_rst_n)
-	  begin
-	     tty_break_ctr     <= ~'b0;
-	     tty_rxd_break_rst <= ~tty_rxd;
-	  end
-	else
-	  begin
-	     if (tty_rxd)
-	       begin
-		  tty_break_ctr     <= 'b0;
-		  tty_rxd_break_rst <= 1'b0;
-	       end
-	     else
-	       begin
-		  tty_break_ctr <= tty_break_ctr + 1'b1;
-		  if (&tty_break_ctr)
-		    tty_rxd_break_rst <= 1'b1;
-	       end // else: !if(tty_rxd)
-	  end // else: !if(~hard_rst_n)
-     end // always @ (posedge sys_clk)
+		      .tty_rx   ( tty_data_in ),
+		      .tty_tx   ( tty_data_out ),
+
+		      .tx_full  ( serial_tx_full ),
+		      .rx_break ( tty_rxd_break_rst )
+		      );
+
+   // If DTR# is asserted, block on full serial Tx FIFO; this allows
+   // us to not lose debugging messages.
+   assign iodev_wait_n_tty = ~(serial_tx_full & tty_dtr_in);
 
    max80_usb #( .channels( TTY_CHANNELS ) ) usb (
 		  .hard_rst_n         ( hard_rst_n ),

fpga/serial.sv

@@ -0,0 +1,160 @@
+//
+// Serial port "snoop" of the console (otherwise sent via USB.)
+//
+// The only receive support is BREAK.
+//
+// The transmission rate is fixed to 1 Mbps.
+//
+// If the output FIFO is full, an output signal is asserted, which
+// is expected to be used together with DTR to provide blocking I/O
+// if desired.
+//
+
+module serial (
+	    input 	rst_n,
+	    input 	clk,
+
+	    input 	tx_valid,
+	    input [7:0] tx_data,
+
+	    input 	tty_rx,
+	    output 	tty_tx,
+
+	    output reg	rx_break,
+	    output 	tx_full
+	    );
+
+   `include "functions.sv"	// For ModelSim
+
+   //
+   // Baud rate generator; produces a clock enable synchronous
+   // with clk.  This is based on a numerically controlled oscillator
+   // (NCO); the baudrate is given as a binary fraction of the input
+   // clock rate divided by the oversampling rate (16); for practical
+   // reasons represented minus one LSB so 0x0.ffffff -> 1
+   // and 0 -> 0x0.000001.
+   //
+   // The term "divisor" here is probably misleading, since it is
+   // actually a fixed-point *multiplier* which is <= 1.
+   //
+   parameter [31:0]	BAUDRATE = 1000000;
+   parameter [31:0]	TTY_CLK  = 84000000;
+   parameter		NCO_BITS = 24;
+   parameter            BREAK_BITS = 19; // 2^19/(BAUDRATE*16) ~ 33 ms
+
+   reg  [NCO_BITS-1:0]  divisor
+			= round_div(BAUDRATE << NCO_BITS, TTY_CLK >> 4) - 1'b1;
+   reg  [NCO_BITS-1:0]  nco_q;
+   reg			tty_clk_en; // tty clock tick (clock enable)
+
+   always @(posedge clk)
+	{ tty_clk_en, nco_q } <= nco_q + divisor + 1'b1;
+
+   //
+   // Tx FIFO
+   //
+   reg  tx_rdack;
+   wire tx_wrreq;
+   wire tx_rdempty;
+   wire [7:0] tx_out_data;
+
+   reg 	      tx_valid_q;
+
+   always @(negedge rst_n or posedge clk)
+     if (~rst_n)
+       tx_valid_q <= 1'b0;
+     else
+       tx_valid_q <= tx_valid;
+
+   fifo txfifo (
+		.aclr ( ~rst_n ),
+		.clock ( clk ),
+		.data ( tx_data ),
+		.rdreq ( tx_rdack ),
+		.sclr ( 1'b0 ),	// Flush FIFO command
+		.wrreq ( tx_valid & ~tx_valid_q ),
+		.empty ( tx_rdempty ),
+		.full ( tx_full ),
+		.q ( tx_out_data ),
+		.usedw ( )
+		);
+
+   //
+   // Transmitter
+   //
+   reg [3:0]  tx_phase;
+   reg [3:0]  tx_bits;
+   reg [9:0]  tx_sr = ~10'b0;		// Shift register
+   assign tty_tx = tx_sr[0];
+
+   always @(negedge rst_n or posedge clk)
+     if (~rst_n)
+       begin
+	  tx_phase <= 4'h0;
+	  tx_bits  <= 4'd0;
+	  tx_sr    <= ~10'b0;	// Line idle
+	  tx_rdack <= 1'b0;
+       end
+     else
+       begin
+	  tx_rdack <= 1'b0;
+
+	  if ( tty_clk_en )
+	    begin
+	       tx_phase <= tx_phase + 1'b1;
+
+	       if (tx_phase == 4'hF)
+		 begin
+		    tx_sr[8:0] <= tx_sr[9:1];
+		    tx_sr[9]   <= 1'b1; // Stop bit/idle
+
+		    if (tx_bits == 4'd0)
+		      begin
+			 if ( ~tx_rdempty )
+			   begin
+			      tx_sr[9:2] <= tx_out_data;
+			      tx_sr[1]   <= 1'b0; // Start bit
+			      // 10 = start bit + data + stop bit
+			      tx_bits    <= 4'd10;
+			      tx_rdack   <= 1'b1; // Remove from FIFO
+			   end
+		      end
+		    else
+		      begin
+			 tx_bits <= tx_bits - 1'b1;
+		      end // else: !if(tx_bits == 4'd0)
+		 end // if (tx_phase == 4'hF)
+	    end // if ( tty_clk_en )
+       end // else: !if(~rst_n)
+
+   //
+   // BREAK detect
+   //
+   reg  [BREAK_BITS-1:0] rx_break_ctr;
+   wire   [BREAK_BITS:0] rx_break_ctr_next = rx_break_ctr + 1'b1;
+   
+   always @(negedge rst_n or posedge clk)
+     if (~rst_n)
+       begin
+	  rx_break_ctr <= 'b0;
+	  rx_break     <= 1'b0;
+       end
+     else
+       begin
+	  if ( tty_clk_en )
+	    begin
+	       if ( tty_rx )
+		 begin
+		    // Rx high = not a break
+		    rx_break_ctr <= 'b0;
+		    rx_break     <= 1'b0;
+		 end
+	       else
+		 begin
+		    rx_break_ctr <= rx_break_ctr_next[BREAK_BITS-1:0];
+		    rx_break     <= rx_break | rx_break_ctr_next[BREAK_BITS];
+		 end // else: !if(tty_rxd)
+	    end // if ( tty_clk_en )
+       end // else: !if(~rst_n)
+   
+endmodule // serial

fpga/spirom.sv

@@ -233,6 +233,7 @@ module spirom (
    wire        go_spi_s;
    reg	       spi_more_q;
    reg	       spi_active;
+   reg [3:0]   spi_cs_ctr;
 
    // Explicit synchronizers for handshake signals
    synchronizer #(.width(1)) go_spi_synchro
@@ -257,6 +258,7 @@ module spirom (
 	  spi_clk_en   <= 1'b0;
 	  spi_data_ctr <= 26'b0;
 	  spi_cs_n     <= 1'b1;
+	  spi_cs_ctr   <= 'b0;
 	  spi_in_req   <= 1'b0;
 	  spi_in_req_q <= 1'b0;
 	  spi_mosi_en  <= 1'b1;
@@ -272,6 +274,12 @@ module spirom (
 	  spi_in_req_q <= spi_in_req;
 	  spi_clk_en   <= 1'b0;
 
+	  // After asserting CS#, wait 16 SPI clock times
+	  if (spi_cs_n)
+	    spi_cs_ctr <= 'b0;
+	  else
+	    spi_cs_ctr <= spi_cs_ctr + ~&spi_cs_ctr;
+
 	  // Note: datalen <- spi_data_ctr is a 2-cycle multipath
 	  if (go_spi_s & ~spi_active)
 	    begin
@@ -292,7 +300,7 @@ module spirom (
 	    end
 	  else
 	    begin
-	       spi_active   <= 1'b1;
+	       spi_active   <= &spi_cs_ctr;
 	       spi_cs_n     <= 1'b0;
 
 	       if ( spi_active )

fpga/tty.sv

@@ -1,186 +0,0 @@
-//
-// Very simple asynchronous tty. Not really a "UART" since it isn't
-// very "universal". It doesn't have to be.
-//
-// Currently only transmit is supported, 8-N-1, at a fixed speed.
-// The baud rate is tty_clk/((divisor+1)*16).
-//
-// The registers are as follows:
-//
-// 0 - WO - data register (will be RW)
-// 1 - RW - baud rate register (binary fraction of TTY_CLK/16 - 1)
-// 2 - RO - status register
-//          0 - transmitter idle (FIFO and shift register empty)
-//          1 - transmit FIFO 3/4 empty
-//	    2 - transmit FIFO 1/2 empty
-//          3 - transmit FIFO 1/2 full (inverse of bit 2)
-//          4 - transmit FIFO 3/4 full
-// 3 - RW - interrupt enable register (status register mask)
-
-module tty (
-	    input	      rst_n,
-	    input	      clk,
-
-	    input	      valid,
-	    input [3:0]       wstrb,
-	    input [31:0]      wdata,
-	    input [1:0]       addr,
-	    output reg [31:0] rdata,
-	    output reg	      irq,
-
-	    output	      tty_txd
-	    );
-
-   `include "functions.sv"	// For ModelSim
-
-   //
-   // Baud rate generator; produces a clock enable synchronous
-   // with clk.  This is based on a numerically controlled oscillator
-   // (NCO); the baudrate is given as a binary fraction of the input
-   // clock rate divided by the oversampling rate (16); for practical
-   // reasons represented minus one LSB so 0x0.ffffff -> 1
-   // and 0 -> 0x0.000001.
-   //
-   // The term "divisor" here is probably misleading, since it is
-   // actually a fixed-point *multiplier* which is <= 1.
-   //
-   parameter [31:0]	BAUDRATE = 115200;
-   parameter [31:0]	TTY_CLK  = 84000000;
-   parameter		NCO_BITS = 24;
-
-   reg  [NCO_BITS-1:0]  divisor
-			= round_div(BAUDRATE << NCO_BITS, TTY_CLK >> 4) - 1'b1;
-   reg  [NCO_BITS-1:0]  nco_q;
-   reg			tty_clk_en; // tty clock tick (clock enable)
-
-   always @(posedge clk)
-	{ tty_clk_en, nco_q } <= nco_q + divisor + 1'b1;
-
-   //
-   // Tx FIFO
-   //
-   reg  tx_rdack;
-   wire tx_wrreq;
-   wire tx_rdempty;
-   wire [7:0] tx_data;
-   wire [8:0] tx_usedw;
-
-   fifo txfifo (
-		.aclr ( ~rst_n ),
-		.clock ( clk ),
-		.data ( wdata ),
-		.rdreq ( tx_rdack ),
-		.sclr ( 1'b0 ),	// Flush FIFO command
-		.wrreq ( tx_wrreq ),
-		.empty ( tx_rdempty ),
-		.full ( ),
-		.q ( tx_data ),
-		.usedw ( tx_usedw )
-		);
-
-   //
-   // Transmitter
-   //
-   reg [3:0]  tx_phase;
-   reg [3:0]  tx_bits;
-   reg [9:0]  tx_sr = ~10'b0;		// Shift register
-   assign tty_txd = tx_sr[0];
-
-   always @(negedge rst_n or posedge clk)
-     if (~rst_n)
-       begin
-	  tx_phase <= 4'h0;
-	  tx_bits  <= 4'd0;
-	  tx_sr    <= ~10'b0;	// Line idle
-	  tx_rdack <= 1'b0;
-       end
-     else
-       begin
-	  tx_rdack <= 1'b0;
-
-	  if ( tty_clk_en )
-	    begin
-	       tx_phase <= tx_phase + 1'b1;
-
-	       if (tx_phase == 4'hF)
-		 begin
-		    tx_sr[8:0] <= tx_sr[9:1];
-		    tx_sr[9]   <= 1'b1; // Stop bit/idle
-
-		    if (tx_bits == 4'd0)
-		      begin
-			 if ( ~tx_rdempty )
-			   begin
-			      tx_sr[9:2] <= tx_data;
-			      tx_sr[1]   <= 1'b0; // Start bit
-			      // 10 = start bit + data + stop bit
-			      tx_bits    <= 4'd10;
-			      tx_rdack   <= 1'b1; // Remove from FIFO
-			   end
-		      end
-		    else
-		      begin
-			 tx_bits <= tx_bits - 1'b1;
-		      end // else: !if(tx_bits == 4'd0)
-		 end // if (tx_phase == 4'hF)
-	    end // if ( tty_clk_en )
-       end // else: !if(~rst_n)
-
-   //
-   // CPU interface
-   //
-
-   // Data (FIFO) register; normally addressed as byte
-   // Protect against long pulses (edge detect)
-   reg old_wstrb;
-   always @(posedge clk)
-     old_wstrb <= wstrb[0];
-
-   assign tx_wrreq = valid & wstrb[0] & ~old_wstrb & (addr == 2'b00);
-
-   // Status register definition
-   localparam status_bits = 5;
-   wire [status_bits-1:0] status;
-
-   assign status[0] = tx_rdempty & (tx_bits == 4'd0);
-   assign status[1] = tx_usedw[8:7] == 2'b00;
-   assign status[2] = ~tx_usedw[8];
-   assign status[3] = tx_usedw[8];
-   assign status[4] = tx_usedw[8:7] == 2'b11;
-
-   reg [status_bits-1:0]  irq_en;
-   //
-   // Control register writes.
-   // Only full word writes are supported.
-   //
-   always @(negedge rst_n or posedge clk)
-     if (~rst_n)
-       begin
-	  irq_en <= 5'b0;
-       end
-     else if (valid & (&wstrb))
-       case (addr)
-	 2'b01: divisor <= wdata[NCO_BITS-1:0];
-	 2'b11: irq_en  <= wdata[status_bits-1:0];
-       endcase // case (addr)
-
-   // Read MUX
-   always @(*)
-     begin
-	rdata = 32'b0;
-	case (addr)
-	  2'b01:   rdata[NCO_BITS-1:0]    = divisor;
-	  2'b10:   rdata[status_bits-1:0] = status;
-	  2'b11:   rdata[status_bits-1:0] = irq_en;
-	  default: rdata = 32'b0;
-	endcase // case (addr)
-     end
-
-   // Interrupt
-   always @(negedge rst_n or posedge clk)
-     if (~rst_n)
-       irq <= 1'b0;
-     else
-       irq <= |(status & irq_en);
-
-endmodule // tty

rv32/Makefile

@@ -7,6 +7,7 @@ CC	  = $(CROSS)gcc
 LD	  = $(CROSS)ld
 OBJCOPY   = $(CROSS)objcopy
 AR        = $(CROSS)ar
+NM	  = $(CROSS)nm
 PERL      = perl
 INCLUDE   = -I. -I./include -I./fatfs/source
 include ../riscv-opts.mk
@@ -86,6 +87,15 @@ boot.bin: max80.elf
 dram.bin: max80.elf
 	$(OBJCOPY) -O binary -j '.dram*' $< $@
 
+dram_init.bin: dram.bin max80.elf
+	dd if=$@ of=$< count=1 bs=
+
+checksum.h: dram.bin checksum.pl
+	$(PERL) checksum.pl $< $@ \
+		$$(($$($(NM) -n max80.elf --radix=decimal | \
+			grep ' R __dram_init_end$$' | \
+	                awk '{ print $$1; }') - (1 << 30)))
+
 testimg.bin: testimg.elf
 	$(OBJCOPY) -O binary $< $@
 

rv32/boot.mif

@@ -15,7 +15,7 @@ CONTENT BEGIN
 0008 : 0001210B;
 0009 : 008DF413;
 000A : 00040863;
-000B : 7B0000EF;
+000B : 35B000EF;
 000C : 408D8DB3;
 000D : 060D8063;
 000E : 00000493;
@@ -48,26 +48,26 @@ CONTENT BEGIN
 0029 : 0000250B;
 002A : 0005B00B;
 002B : 00000000;
-002C : 6340006F;
-002D : 5360006F;
-002E : 5260006F;
-002F : 7200006F;
-0030 : 5360006F;
-0031 : 6200006F;
-0032 : 4220106F;
-0033 : 6180006F;
-0034 : 6140006F;
-0035 : 6AC0006F;
-0036 : 60C0006F;
-0037 : 6080006F;
-0038 : 6040006F;
-0039 : 6000006F;
+002C : 2330006F;
+002D : 5A80006F;
+002E : 5980006F;
+002F : 2CB0006F;
+0030 : 5A80006F;
+0031 : 21F0006F;
+0032 : 01B0106F;
+0033 : 2170006F;
+0034 : 2130006F;
+0035 : 2570006F;
+0036 : 20B0006F;
+0037 : 2070006F;
+0038 : 2030006F;
+0039 : 1FF0006F;
 003A : 00000000;
 003B : 7C5C2D2F;
-003C : 4101D4B0;
+003C : 4101D2B0;
 003D : FFFFFFFF;
 003E : FFFFFFFF;
-003F : 00001644;
+003F : 00001AB8;
 0040 : 00000040;
 0041 : 00000000;
 0042 : 00000000;
@@ -202,33 +202,33 @@ CONTENT BEGIN
 00C3 : CA26CC22;
 00C4 : C64EC84A;
 00C5 : C256C452;
-00C6 : 2E11C05A;
+00C6 : 2659C05A;
 00C7 : 1A604283;
 00C8 : 00028663;
 00C9 : 40007097;
-00CA : F42080E7;
+00CA : E2E080E7;
 00CB : 400074B7;
 00CC : 40007937;
 00CD : 5AFD4981;
-00CE : 2B448493;
-00CF : 31E90913;
+00CE : 1A448493;
+00CF : 20E90913;
 00D0 : 40007A37;
 00D1 : 0750008B;
 00D2 : 0810878B;
 00D3 : 1A704303;
 00D4 : 00030663;
 00D5 : 40001097;
-00D6 : 58E080E7;
-00D7 : 7F6000EF;
+00D6 : 424080E7;
+00D7 : 3A1000EF;
 00D8 : 89C02403;
 00D9 : FE89F0E3;
 00DA : 00845393;
 00DB : 0FF47593;
 00DC : 93638626;
 00DD : 864A0003;
-00DE : 2BEA0513;
+00DE : 1AEA0513;
 00DF : 40001097;
-00E0 : 28A080E7;
+00E0 : 120080E7;
 00E1 : BF7D89A2;
 00E2 : 00000697;
 00E3 : D1468693;
@@ -319,1143 +319,1428 @@ CONTENT BEGIN
 0138 : 06850585;
 0139 : FEE6EAE3;
 013A : 00008082;
-013B : C4221141;
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-013D : 842AC606;
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+05EF : 58130108;
+05F0 : 064600F6;
+05F1 : 00F70123;
+05F2 : 01F0F293;
+05F3 : 00C807B7;
+05F4 : 01165093;
+05F5 : 005701A3;
+05F6 : 0217B2B3;
+05F7 : 0198DE13;
+05F8 : 0F13CA46;
+05F9 : D393FECE;
+05FA : D31300B8;
+05FB : F8930058;
+05FC : 00A301F8;
+05FD : 9E1301E7;
+05FE : 7F130018;
+05FF : F4130018;
+0600 : 769301F3;
+0601 : 6FB303F3;
+0602 : 02A301EE;
+0603 : 022300D7;
+0604 : 03230087;
+0605 : 03A301F7;
+0606 : 54220057;
+0607 : E69350B2;
+0608 : 4621080E;
+0609 : 1A900593;
+060A : F06F6145;
+060B : 50B2DE4F;
+060C : 61455422;
+060D : 57838082;
+060E : 46039980;
+060F : 92931B90;
+0610 : D3130107;
+0611 : 8F1A0102;
+0612 : 1B900393;
+0613 : C595C211;
+0614 : 01037593;
+0615 : 0015B813;
+0616 : 01038023;
+0617 : 4703ED99;
+0618 : 78939900;
+0619 : 0E230FF7;
+061A : 0FA30115;
+061B : 5E030115;
+061C : 1E939980;
+061D : DF13010E;
+061E : 1F93010E;
+061F : D793010F;
+0620 : 5293010F;
+0621 : 5693007F;
+0622 : 1F23001F;
+0623 : 581398F0;
+0624 : F313009F;
+0625 : F6130082;
+0626 : C3830126;
+0627 : 65B30003;
+0628 : 771300C3;
+0629 : C8B30048;
+062A : CE1300E5;
+062B : 2F830E68;
+062C : 4EB318C0;
+062D : 0EA3007E;
+062E : 156301D5;
+062F : 4D4801F5;
+0630 : 88A02A23;
+0631 : 08238082;
+0632 : 079398B0;
+0633 : 002303E0;
+0634 : 458198F0;
+0635 : 0793B78D;
+0636 : 002303C0;
+0637 : 458598F0;
+0638 : 0793BF99;
+0639 : 65090230;
+063A : 98F00023;
+063B : 05134581;
+063C : B791A745;
+063D : 4F525245;
+063E : 00203A52;
+063F : 20746120;
+0640 : 20007830;
+0641 : 00783028;
+0642 : 61420A29;
+0643 : 64612064;
+0644 : 73657264;
+0645 : 30203A73;
+0646 : 696D0078;
+0647 : 696C6173;
+0648 : 64656E67;
+0649 : 766E6900;
+064A : 64696C61;
+064B : 736E6920;
+064C : 63757274;
+064D : 6E6F6974;
+064E : 2A0A0A00;
+064F : 48202A2A;
+0650 : 6F6C6C65;
+0651 : 6F57202C;
+0652 : 21646C72;
+0653 : 2A2A2A20;
+0654 : 58414D0A;
+0655 : 66203038;
+0656 : 776D7269;
+0657 : 20657261;
+0658 : 706D6F63;
+0659 : 64656C69;
+065A : 3A6E6F20;
+065B : 6E614A20;
+065C : 20323220;
+065D : 32323032;
+065E : 3A303020;
+065F : 353A3235;
+0660 : 53000A36;
+0661 : 4D415244;
+0662 : 74616420;
+0663 : 68632061;
+0664 : 736B6365;
+0665 : 203A6D75;
+0666 : 74694200;
+0667 : 6C612073;
+0668 : 73796177;
+0669 : 74657320;
+066A : 6C63202C;
+066B : 3A726165;
+066C : 44530020;
+066D : 204D4152;
+066E : 64616572;
+066F : 6972772F;
+0670 : 65206574;
+0671 : 726F7272;
+0672 : 4453000A;
+0673 : 204D4152;
+0674 : 7373622E;
+0675 : 20736920;
+0676 : 20746F6E;
+0677 : 6F72657A;
+0678 : 57000A21;
+0679 : 69746961;
+067A : 3520676E;
+067B : 66207320;
+067C : 7420726F;
+067D : 69747365;
+067E : 2E2E676E;
+067F : 0000002E;
+0680 : 00000101;
+0681 : 00000000;
+0682 : 00000000;
+0683 : 00000000;
+0684 : 00000000;
+0685 : 00000000;
+0686 : 00000000;
+0687 : 00000000;
+0688 : 00000000;
+0689 : 00000000;
+068A : 00000000;
+068B : 00000000;
+068C : 00000000;
+068D : 00000000;
+068E : 00000000;
+068F : 00000000;
+0690 : 00000105;
+0691 : 00007FBF;
+0692 : 00000000;
+0693 : D3030300;
+0694 : 0000167C;
+0695 : 00000000;
+0696 : 000016A0;
+0697 : 00000000;
+0698 : 00000000;
+0699 : 00000000;
+069A : 0000168E;
+069B : 00000000;
+069C : 00000000;
+069D : 00000000;
+069E : 00000000;
+069F : 00000000;
+06A0 : 00000000;
+06A1 : 00000101;
+06A2 : 0000FFFF;
+06A3 : 00000000;
+06A4 : 0003F600;
+06A5 : 000018C6;
+06A6 : 00000000;
+06A7 : 00000000;
+06A8 : 00000000;
+06A9 : 00000000;
+06AA : 00000000;
+06AB : 000018D6;
+06AC : 00000000;
+06AD : 00000000;
+06AE : 00000000;
+06AF : 00000000;
+06B0 : 00000000;
+06B1 : 00000000;
+06B2 : 00000000;
+06B3 : 00000000;
+06B4 : 00000000;
+06B5 : 00000000;
+06B6 : 00000000;
+06B7 : 00000000;
+06B8 : 00000000;
+06B9 : 00000000;
+06BA : 00000000;
+06BB : 00000000;
+06BC : 00000000;
+06BD : 00000000;
+06BE : 00000000;
+06BF : 00000000;
+06C0 : 00000000;
+06C1 : 00000000;
+06C2 : 00000000;
+06C3 : 00000000;
+06C4 : 00000000;
+06C5 : 00000000;
+06C6 : 6362612F;
+06C7 : 6B736964;
+06C8 : 3030382E;
+06C9 : 002F;
+[06CA..1FFF] : 00;
 END;

rv32/checksum.h

@@ -0,0 +1,4 @@
+#ifndef CHECKSUM_H
+#define CHECKSUM_H
+#define SDRAM_SUM 0x7b62ef0a
+#endif

rv32/checksum.pl

@@ -0,0 +1,48 @@
+#!/usr/bin/perl
+
+use strict;
+use integer;
+
+my($infile,$outfile,$length) = @ARGV;
+
+unless (defined($outfile)) {
+    die "Usage: $0 infile outfile [length]\n";
+}
+
+sub nextblock($$$) {
+    my($block,$len,$limit) = @_;
+
+    my $bytes = $block;
+
+    if (defined($limit) && $limit - $len < $bytes) {
+	$bytes = $limit - $len;
+    }
+    return $bytes;
+}
+
+open(my $in, '<', $infile) or die "$0: $infile: $!\n";
+binmode $in;
+my $data;
+my $sum = 0;
+my $len = 0;
+my $blocklen;
+while (($blocklen = nextblock(4096, $len, $length)) &&
+       read($in, $data, $blocklen) == $blocklen) {
+    foreach my $w (unpack("V*", $data)) {
+	$sum = ($sum + $w) & 0xffffffff;
+    }
+    $len += $blocklen;
+}
+close($in);
+
+open(my $out, '>', $outfile) or die "$0: $outfile: $!\n";
+
+my $outfile_c = uc($outfile);
+$outfile_c =~ s/[\W_]+/_/g;
+
+print  $out "#ifndef $outfile_c\n";
+print  $out "#define $outfile_c\n";
+printf $out "#define SDRAM_SUM 0x%08x\n", $sum;
+print  $out "#endif\n";
+
+close($out);

rv32/console.c

@@ -8,7 +8,7 @@
 #include "console.h"
 #include "io.h"
 
-#if CON_FLOW_CTL
+#if CON_OUT_OF_LINE
 
 void __hot con_putc(char c)
 {

rv32/console.h

@@ -4,7 +4,9 @@
 #include "compiler.h"
 #include "io.h"
 
-#define CON_FLOW_CTL 1		/* Block on connected and output full? */
+#define CON_FLOW_CTL	0	/* Block on connected and output full? */
+#define CON_OUT_OF_LINE	0
+#define CON_DELAY	0	/* us delay after output */
 
 void __fmt_printf(1,0) con_vprintf(const char *, va_list);
 void __fmt_printf(1,2) con_printf(const char *, ...);
@@ -23,9 +25,12 @@ static __always_inline void __con_wait_tx_ready(void)
 
 static __always_inline void __con_putc(char c)
 {
-    if (c == '\n')
+    if (c == '\n') {
 	CON_DATA = '\r';
+	udelay(CON_DELAY);
+    }
     CON_DATA = c;
+    udelay(CON_DELAY);
 }
 
 static __always_inline void _con_putc(char c)
@@ -44,7 +49,7 @@ static __always_inline void _con_puts(const char *str)
 	__con_putc(c);
 }
 
-#if CON_FLOW_CTL
+#if CON_OUT_OF_LINE
 
 void con_putc(char c);
 void con_puts(const char *);
@@ -53,12 +58,12 @@ void con_puts(const char *);
 
 /* Simple enough to inline if we don't care about flow control */
 
-static inline void con_putc(char c)
+static __always_inline void con_putc(char c)
 {
     _con_putc(c);
 }
 
-static inline con_puts(const char *str)
+static __always_inline void con_puts(const char *str)
 {
     _con_puts(str);
 }

rv32/io.h

@@ -65,11 +65,13 @@ static __always_inline uint64_t rdtimeq(void)
 
 static __always_inline void udelay(uint32_t us)
 {
-    uint32_t cycles = us * (CPU_HZ / 1000000);
-    uint32_t start = rdtime();
+    if (!__builtin_constant_p(us) || us) {
+	uint32_t cycles = us * (CPU_HZ / 1000000);
+	uint32_t start = rdtime();
 
-    while (rdtime() - start < cycles)
-	pause();
+	while (rdtime() - start < cycles)
+	    pause();
+    }
 }
 
 static inline void i2c_set_speed(unsigned int khz)

rv32/system.c

@@ -7,7 +7,7 @@
 
 #define DEBUG     0
 #define MINITESTS 1
-#define DELAY     0
+#define DELAY     1
 
 static void __hot con_print_hex(unsigned int n)
 {
@@ -80,7 +80,7 @@ IRQHANDLER(sysclock,0)
     }
 }
 
-static void __cold __noinline late_init(void);
+static void late_init(void);
 
 uint32_t __sbss timer_irq_start;
 void __hot init(void)
@@ -99,23 +99,56 @@ void __hot init(void)
     unmask_irqs((1U << ROMCOPY_IRQ)|(1U << EBREAK_IRQ)|
 		(1U << BUSERR_IRQ)|(1U << SYSCLOCK_IRQ));
 
+    con_puts(hello);
+
     set_leds(7);
     wait_romcopy_done();
 
     if ( MINITESTS ) {
 	extern uint32_t __dram_init_start[], __dram_init_end[];
 	extern uint32_t __dram_bss_start[], __dram_bss_end[];
-	const uint32_t *dp;
+	volatile uint32_t *dp;
 	uint32_t v;
+	uint32_t wrerr;
+	uint32_t not_zero, all_ones;
+	uint32_t rx = 0x193ac604;
 
-	v = 0;
-	for (dp = __dram_init_start; dp < __dram_init_end; dp++)
-	    v += *dp;
+	v = wrerr = 0;
+	all_ones  = -1;
+	not_zero  = 0;
+
+	for (dp = __dram_init_start; dp < __dram_init_end; dp++) {
+	    uint32_t v1, v2;
+
+	    v1 = *dp;
+	    v += v1;
+
+	    v2 = v1 ^ rx;
+	    *dp = v2;
+
+	    wrerr |= *dp ^ v2;
 
-	con_puts("SDRAM data checksum: ");
+	    *dp++ = v1;
+
+	    not_zero |= v1;
+	    all_ones &= v1;
+	    
+	    rx *= 0xf4d5725f;
+	}
+
+	con_puts(hotstr("SDRAM data checksum: "));
 	con_print_hex(v);
 	con_putc('\n');
 
+	con_puts(hotstr("Bits always set, clear: "));
+	con_print_hex(all_ones);
+	con_putc(' ');
+	con_print_hex(~not_zero);
+	con_putc('\n');
+	
+	if (wrerr)
+	    con_puts(hotstr("SDRAM read/write error\n"));
+
 	v = 0;
 	for (dp = __dram_bss_start; dp < __dram_bss_end; dp++) {
 	    uint32_t x = *dp;
@@ -123,16 +156,15 @@ void __hot init(void)
 	}
 
 	if (v)
-	    con_puts("SDRAM .bss is not zero!\n");
+	    con_puts(hotstr("SDRAM .bss is not zero!\n"));
     }
     set_leds(6);
 
-    con_puts(hello);
     con_flush();
 
     set_leds(5);
 #if DELAY
-    con_puts("Waiting 5 s for testing...");
+    con_puts(hotstr("Waiting 5 s for testing..."));
     udelay(5000000);
     con_putc('\n');
     con_flush();
@@ -143,7 +175,7 @@ void __hot init(void)
 
 volatile uint32_t __dram_bss test_dram[8];
 
-static void __cold __noinline late_init(void)
+static void __hot late_init(void)
 {
     /* This needs to be done as early as possible!!! */
     con_puts("Running abc_init_memmap: ");