SDRAM access from the ABC-bus

SDRAM access from the ABC-bus, via a memory map controlled by the
internal CPU.

fpga/ip/abcmapram.v

@@ -0,0 +1,248 @@
+// megafunction wizard: %RAM: 2-PORT%
+// GENERATION: STANDARD
+// VERSION: WM1.0
+// MODULE: altsyncram 
+
+// ============================================================
+// File Name: abcmapram.v
+// Megafunction Name(s):
+// 			altsyncram
+//
+// Simulation Library Files(s):
+// 			altera_mf
+// ============================================================
+// ************************************************************
+// THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
+//
+// 20.1.1 Build 720 11/11/2020 SJ Lite Edition
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+//Your use of Intel Corporation's design tools, logic functions 
+//and other software and tools, and any partner logic 
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+//https://fpgasoftware.intel.com/eula.
+
+
+// synopsys translate_off
+`timescale 1 ps / 1 ps
+// synopsys translate_on
+module abcmapram (
+	aclr,
+	address_a,
+	address_b,
+	clock,
+	data_a,
+	data_b,
+	wren_a,
+	wren_b,
+	q_a,
+	q_b);
+
+	input	  aclr;
+	input	[6:0]  address_a;
+	input	[6:0]  address_b;
+	input	  clock;
+	input	[17:0]  data_a;
+	input	[17:0]  data_b;
+	input	  wren_a;
+	input	  wren_b;
+	output	[17:0]  q_a;
+	output	[17:0]  q_b;
+`ifndef ALTERA_RESERVED_QIS
+// synopsys translate_off
+`endif
+	tri0	  aclr;
+	tri1	  clock;
+	tri0	  wren_a;
+	tri0	  wren_b;
+`ifndef ALTERA_RESERVED_QIS
+// synopsys translate_on
+`endif
+
+	wire [17:0] sub_wire0;
+	wire [17:0] sub_wire1;
+	wire [17:0] q_a = sub_wire0[17:0];
+	wire [17:0] q_b = sub_wire1[17:0];
+
+	altsyncram	altsyncram_component (
+				.aclr0 (aclr),
+				.address_a (address_a),
+				.address_b (address_b),
+				.clock0 (clock),
+				.data_a (data_a),
+				.data_b (data_b),
+				.wren_a (wren_a),
+				.wren_b (wren_b),
+				.q_a (sub_wire0),
+				.q_b (sub_wire1),
+				.aclr1 (1'b0),
+				.addressstall_a (1'b0),
+				.addressstall_b (1'b0),
+				.byteena_a (1'b1),
+				.byteena_b (1'b1),
+				.clock1 (1'b1),
+				.clocken0 (1'b1),
+				.clocken1 (1'b1),
+				.clocken2 (1'b1),
+				.clocken3 (1'b1),
+				.eccstatus (),
+				.rden_a (1'b1),
+				.rden_b (1'b1));
+	defparam
+		altsyncram_component.address_reg_b = "CLOCK0",
+		altsyncram_component.clock_enable_input_a = "BYPASS",
+		altsyncram_component.clock_enable_input_b = "BYPASS",
+		altsyncram_component.clock_enable_output_a = "BYPASS",
+		altsyncram_component.clock_enable_output_b = "BYPASS",
+		altsyncram_component.indata_reg_b = "CLOCK0",
+		altsyncram_component.intended_device_family = "Cyclone IV E",
+		altsyncram_component.lpm_type = "altsyncram",
+		altsyncram_component.numwords_a = 128,
+		altsyncram_component.numwords_b = 128,
+		altsyncram_component.operation_mode = "BIDIR_DUAL_PORT",
+		altsyncram_component.outdata_aclr_a = "CLEAR0",
+		altsyncram_component.outdata_aclr_b = "CLEAR0",
+		altsyncram_component.outdata_reg_a = "CLOCK0",
+		altsyncram_component.outdata_reg_b = "CLOCK0",
+		altsyncram_component.power_up_uninitialized = "FALSE",
+		altsyncram_component.read_during_write_mode_mixed_ports = "OLD_DATA",
+		altsyncram_component.read_during_write_mode_port_a = "OLD_DATA",
+		altsyncram_component.read_during_write_mode_port_b = "OLD_DATA",
+		altsyncram_component.widthad_a = 7,
+		altsyncram_component.widthad_b = 7,
+		altsyncram_component.width_a = 18,
+		altsyncram_component.width_b = 18,
+		altsyncram_component.width_byteena_a = 1,
+		altsyncram_component.width_byteena_b = 1,
+		altsyncram_component.wrcontrol_wraddress_reg_b = "CLOCK0";
+
+
+endmodule
+
+// ============================================================
+// CNX file retrieval info
+// ============================================================
+// Retrieval info: PRIVATE: ADDRESSSTALL_A NUMERIC "0"
+// Retrieval info: PRIVATE: ADDRESSSTALL_B NUMERIC "0"
+// Retrieval info: PRIVATE: BYTEENA_ACLR_A NUMERIC "0"
+// Retrieval info: PRIVATE: BYTEENA_ACLR_B NUMERIC "0"
+// Retrieval info: PRIVATE: BYTE_ENABLE_A NUMERIC "0"
+// Retrieval info: PRIVATE: BYTE_ENABLE_B NUMERIC "0"
+// Retrieval info: PRIVATE: BYTE_SIZE NUMERIC "9"
+// Retrieval info: PRIVATE: BlankMemory NUMERIC "1"
+// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "0"
+// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_B NUMERIC "0"
+// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "0"
+// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_B NUMERIC "0"
+// Retrieval info: PRIVATE: CLRdata NUMERIC "0"
+// Retrieval info: PRIVATE: CLRq NUMERIC "1"
+// Retrieval info: PRIVATE: CLRrdaddress NUMERIC "0"
+// Retrieval info: PRIVATE: CLRrren NUMERIC "0"
+// Retrieval info: PRIVATE: CLRwraddress NUMERIC "0"
+// Retrieval info: PRIVATE: CLRwren NUMERIC "0"
+// Retrieval info: PRIVATE: Clock NUMERIC "0"
+// Retrieval info: PRIVATE: Clock_A NUMERIC "0"
+// Retrieval info: PRIVATE: Clock_B NUMERIC "0"
+// Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC "0"
+// Retrieval info: PRIVATE: INDATA_ACLR_B NUMERIC "0"
+// Retrieval info: PRIVATE: INDATA_REG_B NUMERIC "1"
+// Retrieval info: PRIVATE: INIT_FILE_LAYOUT STRING "PORT_A"
+// Retrieval info: PRIVATE: INIT_TO_SIM_X NUMERIC "0"
+// Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
+// Retrieval info: PRIVATE: JTAG_ENABLED NUMERIC "0"
+// Retrieval info: PRIVATE: JTAG_ID STRING "NONE"
+// Retrieval info: PRIVATE: MAXIMUM_DEPTH NUMERIC "0"
+// Retrieval info: PRIVATE: MEMSIZE NUMERIC "2304"
+// Retrieval info: PRIVATE: MEM_IN_BITS NUMERIC "0"
+// Retrieval info: PRIVATE: MIFfilename STRING ""
+// Retrieval info: PRIVATE: OPERATION_MODE NUMERIC "3"
+// Retrieval info: PRIVATE: OUTDATA_ACLR_B NUMERIC "1"
+// Retrieval info: PRIVATE: OUTDATA_REG_B NUMERIC "1"
+// Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0"
+// Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_MIXED_PORTS NUMERIC "1"
+// Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_PORT_A NUMERIC "1"
+// Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_PORT_B NUMERIC "1"
+// Retrieval info: PRIVATE: REGdata NUMERIC "1"
+// Retrieval info: PRIVATE: REGq NUMERIC "1"
+// Retrieval info: PRIVATE: REGrdaddress NUMERIC "0"
+// Retrieval info: PRIVATE: REGrren NUMERIC "0"
+// Retrieval info: PRIVATE: REGwraddress NUMERIC "1"
+// Retrieval info: PRIVATE: REGwren NUMERIC "1"
+// Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
+// Retrieval info: PRIVATE: USE_DIFF_CLKEN NUMERIC "0"
+// Retrieval info: PRIVATE: UseDPRAM NUMERIC "1"
+// Retrieval info: PRIVATE: VarWidth NUMERIC "0"
+// Retrieval info: PRIVATE: WIDTH_READ_A NUMERIC "18"
+// Retrieval info: PRIVATE: WIDTH_READ_B NUMERIC "18"
+// Retrieval info: PRIVATE: WIDTH_WRITE_A NUMERIC "18"
+// Retrieval info: PRIVATE: WIDTH_WRITE_B NUMERIC "18"
+// Retrieval info: PRIVATE: WRADDR_ACLR_B NUMERIC "0"
+// Retrieval info: PRIVATE: WRADDR_REG_B NUMERIC "1"
+// Retrieval info: PRIVATE: WRCTRL_ACLR_B NUMERIC "0"
+// Retrieval info: PRIVATE: enable NUMERIC "0"
+// Retrieval info: PRIVATE: rden NUMERIC "0"
+// Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
+// Retrieval info: CONSTANT: ADDRESS_REG_B STRING "CLOCK0"
+// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "BYPASS"
+// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_B STRING "BYPASS"
+// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "BYPASS"
+// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_B STRING "BYPASS"
+// Retrieval info: CONSTANT: INDATA_REG_B STRING "CLOCK0"
+// Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
+// Retrieval info: CONSTANT: LPM_TYPE STRING "altsyncram"
+// Retrieval info: CONSTANT: NUMWORDS_A NUMERIC "128"
+// Retrieval info: CONSTANT: NUMWORDS_B NUMERIC "128"
+// Retrieval info: CONSTANT: OPERATION_MODE STRING "BIDIR_DUAL_PORT"
+// Retrieval info: CONSTANT: OUTDATA_ACLR_A STRING "CLEAR0"
+// Retrieval info: CONSTANT: OUTDATA_ACLR_B STRING "CLEAR0"
+// Retrieval info: CONSTANT: OUTDATA_REG_A STRING "CLOCK0"
+// Retrieval info: CONSTANT: OUTDATA_REG_B STRING "CLOCK0"
+// Retrieval info: CONSTANT: POWER_UP_UNINITIALIZED STRING "FALSE"
+// Retrieval info: CONSTANT: READ_DURING_WRITE_MODE_MIXED_PORTS STRING "OLD_DATA"
+// Retrieval info: CONSTANT: READ_DURING_WRITE_MODE_PORT_A STRING "OLD_DATA"
+// Retrieval info: CONSTANT: READ_DURING_WRITE_MODE_PORT_B STRING "OLD_DATA"
+// Retrieval info: CONSTANT: WIDTHAD_A NUMERIC "7"
+// Retrieval info: CONSTANT: WIDTHAD_B NUMERIC "7"
+// Retrieval info: CONSTANT: WIDTH_A NUMERIC "18"
+// Retrieval info: CONSTANT: WIDTH_B NUMERIC "18"
+// Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC "1"
+// Retrieval info: CONSTANT: WIDTH_BYTEENA_B NUMERIC "1"
+// Retrieval info: CONSTANT: WRCONTROL_WRADDRESS_REG_B STRING "CLOCK0"
+// Retrieval info: USED_PORT: aclr 0 0 0 0 INPUT GND "aclr"
+// Retrieval info: USED_PORT: address_a 0 0 7 0 INPUT NODEFVAL "address_a[6..0]"
+// Retrieval info: USED_PORT: address_b 0 0 7 0 INPUT NODEFVAL "address_b[6..0]"
+// Retrieval info: USED_PORT: clock 0 0 0 0 INPUT VCC "clock"
+// Retrieval info: USED_PORT: data_a 0 0 18 0 INPUT NODEFVAL "data_a[17..0]"
+// Retrieval info: USED_PORT: data_b 0 0 18 0 INPUT NODEFVAL "data_b[17..0]"
+// Retrieval info: USED_PORT: q_a 0 0 18 0 OUTPUT NODEFVAL "q_a[17..0]"
+// Retrieval info: USED_PORT: q_b 0 0 18 0 OUTPUT NODEFVAL "q_b[17..0]"
+// Retrieval info: USED_PORT: wren_a 0 0 0 0 INPUT GND "wren_a"
+// Retrieval info: USED_PORT: wren_b 0 0 0 0 INPUT GND "wren_b"
+// Retrieval info: CONNECT: @aclr0 0 0 0 0 aclr 0 0 0 0
+// Retrieval info: CONNECT: @address_a 0 0 7 0 address_a 0 0 7 0
+// Retrieval info: CONNECT: @address_b 0 0 7 0 address_b 0 0 7 0
+// Retrieval info: CONNECT: @clock0 0 0 0 0 clock 0 0 0 0
+// Retrieval info: CONNECT: @data_a 0 0 18 0 data_a 0 0 18 0
+// Retrieval info: CONNECT: @data_b 0 0 18 0 data_b 0 0 18 0
+// Retrieval info: CONNECT: @wren_a 0 0 0 0 wren_a 0 0 0 0
+// Retrieval info: CONNECT: @wren_b 0 0 0 0 wren_b 0 0 0 0
+// Retrieval info: CONNECT: q_a 0 0 18 0 @q_a 0 0 18 0
+// Retrieval info: CONNECT: q_b 0 0 18 0 @q_b 0 0 18 0
+// Retrieval info: GEN_FILE: TYPE_NORMAL abcmapram.v TRUE
+// Retrieval info: GEN_FILE: TYPE_NORMAL abcmapram.inc FALSE
+// Retrieval info: GEN_FILE: TYPE_NORMAL abcmapram.cmp FALSE
+// Retrieval info: GEN_FILE: TYPE_NORMAL abcmapram.bsf FALSE
+// Retrieval info: GEN_FILE: TYPE_NORMAL abcmapram_inst.v TRUE
+// Retrieval info: GEN_FILE: TYPE_NORMAL abcmapram_bb.v TRUE
+// Retrieval info: LIB_FILE: altera_mf

fpga/max80.qsf

@@ -219,6 +219,7 @@ set_global_assignment -name VERILOG_INCLUDE_FILE iodevs.vh
 set_global_assignment -name SYSTEMVERILOG_FILE tty.sv
 set_global_assignment -name SYSTEMVERILOG_FILE sdcard.sv
 set_global_assignment -name SYSTEMVERILOG_FILE sysclock.sv
+set_global_assignment -name VERILOG_FILE ip/abcmapram.v
 set_global_assignment -name VERILOG_FILE ip/fastmem_ip.v
 set_global_assignment -name SYSTEMVERILOG_FILE fast_mem.sv
 set_global_assignment -name MIF_FILE ../fw/boot.mif
@@ -242,4 +243,4 @@ set_global_assignment -name SOURCE_FILE max80.pins
 set_global_assignment -name SOURCE_TCL_SCRIPT_FILE scripts/pins.tcl
 set_global_assignment -name VERILOG_FILE ip/fifo.v
 set_global_assignment -name VERILOG_FILE ip/ddufifo.v
-set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
+set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top

fpga/max80.sv

@@ -16,7 +16,7 @@ module max80 (
 	      input	    abc_clk, // ABC-bus 3 MHz clock
 	      input [15:0]  abc_a, // ABC address bus
 	      inout [7:0]   abc_d, // ABC data bus
-	      output	    abc_d_oe, // Data bus output enable
+	      output reg    abc_d_oe, // Data bus output enable
 	      input	    abc_rst_n, // ABC bus reset strobe
 	      input	    abc_cs_n, // ABC card select strobe
 	      input [4:0]   abc_out_n, // OUT, C1-C4 strobe
@@ -231,8 +231,11 @@ module max80 (
 		  .tx_outclock ( hdmi_clk )
 		  );
 
-   // ABC bus
+   //
+   // ABC bus basic interface
+   //
    assign abc_master = 1'b0;	// Only device mode supported
+   assign abc_d_ce_n = 1'b0;	// Do not isolate busses
 
    // On ABC800, only one of XINPSTB# or XOUTPSTB# will be active;
    // on ABC80 they will either be 00 or ZZ; in the latter case pulled
@@ -248,11 +251,17 @@ module max80 (
    wire abc_iord = (abc800 & ~abc_xinpstb_n)  | ~(|abc_inp_n);
    wire abc_iowr = (abc800 & ~abc_xoutpstb_n) | ~(|abc_out_n);
 
-   reg [7:0] abc_do;
-   reg [7:0] abc_di;
-   assign abc_d_oe = abc_xmemrd;
+   reg  [7:0] abc_do;
+   reg  [7:0] abc_di;
+   reg [15:0] abc_a_q;
    assign abc_d    = abc_d_oe ? abc_do : 8'hzz;
 
+   always @(posedge sdram_clk)
+     begin
+	abc_di  <= abc_d;
+	abc_a_q <= abc_a;
+     end
+
    // Open drain signals with optional MOSFETs
    wire abc_wait;
    wire abc_resin;
@@ -321,48 +330,6 @@ module max80 (
    assign exth_q  = 6'b0;
    assign exth_oe = 6'b0;
 
-   // SDRAM controller
-   reg	      abc_rrq;
-   reg	      abc_wrq;
-   reg	      abc_xmemrd_q;
-   reg	      abc_xmemwr_q;
-   reg	      abc_xmem_done;
-   reg [9:0]  abc_mempg;
-
-   wire       abc_rack;
-   wire       abc_wack;
-   wire       abc_rready;
-   wire [7:0] abc_sr_rd;
-
-   always @(posedge sdram_clk or negedge rst_n)
-     if (~rst_n)
-       begin
-	  abc_rrq       <= 1'b0;
-	  abc_wrq       <= 1'b0;
-	  abc_xmemrd_q  <= 1'b0;
-	  abc_xmemwr_q  <= 1'b0;
-	  abc_xmem_done <= 1'b0;
-	  abc_mempg     <= 0;
-       end
-     else
-       begin
-	  abc_di        <= abc_d;
-	  abc_xmemrd_q  <= abc_xmemrd;
-	  abc_xmemwr_q  <= abc_xmemwr;
-	  abc_xmem_done <= (abc_xmemrd_q & (abc_xmem_done | abc_rack))
-	    | (abc_xmemwr_q & (abc_xmem_done | abc_wack));
-
-	  abc_rrq <= abc_xmemrd_q & ~(abc_xmem_done | abc_rack);
-	  abc_wrq <= abc_xmemwr_q & ~(abc_xmem_done | abc_wack);
-
-	  if (abc_rack & abc_rready)
-	    abc_do <= abc_sr_rd;
-
-	  // HACK FOR TESTING ONLY
-	  if (abc_iowr)
-	    abc_mempg <= { abc_a[1:0], abc_di };
-       end // else: !if(~rst_n)
-
    //
    // Internal CPU bus
    //
@@ -387,6 +354,81 @@ module max80 (
    wire        iodev_mem_valid = cpu_mem_quad[3];
 `include "iodevs.vh"
 
+   // ABC SDRAM interface
+   reg	       abc_rrq;
+   reg	       abc_wrq;
+   reg	       abc_xmemrd_q;
+   reg	       abc_xmemwr_q;
+   reg	       abc_racked;
+   reg	       abc_wacked;
+   wire [15:0] abc_mempg;
+   wire        abc_rden;
+   wire        abc_wren;
+   reg [7:0]   abc_r_q;
+
+
+   wire        abc_rack;
+   wire        abc_wack;
+   wire        abc_rready;
+   wire [7:0]  abc_sr_rd;
+
+   //
+   // Memory map for ABC-bus memory references.
+   // 512 byte granularity,
+   // bit [15:0] = SDRAM bits [24:9]
+   // bit [16]   = write enable
+   // bit [17]   = read enable
+   //
+   // Accesses from the internal CPU supports 32-bit accesses only!
+   //
+   abcmapram abcmapram (
+			.aclr      ( ~rst_n ),
+
+			.clock     ( sdram_clk ),
+
+			.address_a ( abc_a_q[15:9] ),
+			.data_a    ( 18'bx ),
+			.wren_a    ( 1'b0 ),
+			.q_a       ( { abc_rden, abc_wren, abc_mempg } ),
+
+			.address_b ( cpu_mem_addr[8:2] ),
+			.data_b    ( cpu_mem_wdata[17:0] ),
+			.wren_b    ( iodev_valid_abcmemmap & cpu_mem_wstrb[0] ),
+			.q_b       ( iodev_rdata_abcmemmap )
+			);
+
+
+   always @(posedge sdram_clk or negedge rst_n)
+     if (~rst_n)
+       begin
+	  abc_d_oe      <= 1'b0;
+	  abc_rrq       <= 1'b0;
+	  abc_wrq       <= 1'b0;
+	  abc_xmemrd_q  <= 1'b0;
+	  abc_xmemwr_q  <= 1'b0;
+	  abc_racked    <= 1'b0;
+	  abc_wacked    <= 1'b0;
+       end
+     else
+       begin
+	  abc_d_oe      <= 1'b0;
+
+	  abc_di        <= abc_d;
+	  abc_xmemrd_q  <= abc_xmemrd & abc_rden;
+	  abc_xmemwr_q  <= abc_xmemwr & abc_wren;
+	  abc_racked    <= abc_xmemrd_q & (abc_rack | abc_racked);
+	  abc_wacked    <= abc_xmemwr_q & (abc_wack | abc_wacked);
+
+	  abc_rrq <= abc_xmemrd_q & ~abc_racked;
+	  abc_wrq <= abc_xmemwr_q & ~abc_wacked;
+
+	  if (abc_xmemrd_q & abc_racked & abc_rready)
+	    begin
+	       abc_do   <= abc_sr_rd;
+	       abc_d_oe <= 1'b1;
+	    end
+       end // else: !if(~rst_n)
+
    //
    // SDRAM
    //
@@ -422,12 +464,12 @@ module max80 (
 		.sr_a     ( sr_a ),
 		.sr_dq    ( sr_dq ),
 
-		.a0       ( { abc_mempg, abc_a } ),
+		.a0       ( { abc_mempg, abc_a_q[8:0] } ),
 		.rd0      ( abc_sr_rd ),
 		.rrq0     ( abc_rrq ),
 		.rack0    ( abc_rack ),
 		.rready0  ( abc_rready ),
-		.wd0      ( abc_d ),
+		.wd0      ( abc_d_q ),
 		.wrq0     ( abc_wrq ),
 		.wack0    ( abc_wack ),
 
@@ -600,6 +642,9 @@ module max80 (
    // Hard system reset under program control
    assign reset_cmd = iodev_valid_reset & cpu_mem_wstrb[0] & cpu_mem_wdata[0];
 
+   // ABC80/800 status (change the name of the reset device...)
+   assign iodev_rdev_reset = { 31'b0, abc800 };
+
    // LED indication from the CPU
    reg [2:0]   led_q;
    always @(negedge rst_n or posedge sys_clk)
@@ -790,7 +835,7 @@ module max80 (
 	);
 `else // !`ifdef REALLY_ESP32
    reg [5:0] esp_ctr;
-   
+
    always @(posedge ctr_32khz)
      esp_ctr <= esp_ctr + 1'b1;
 

fw/boot.mif

@@ -10,7 +10,7 @@ CONTENT BEGIN
 0003 : FF818193;
 0004 : 0001A18B;
 0005 : 06502C23;
-0006 : 3CC0006F;
+0006 : 43A0006F;
 0007 : 00000000;
 0008 : 0001210B;
 0009 : 00000493;
@@ -35,17 +35,17 @@ CONTENT BEGIN
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-[0D97..1FFF] : 00;
+0D82 : 00002AF0;
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+0DA7 : 00000000;
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+0DAE : 00000000;
+0DAF : 00000000;
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+0DB1 : 00000000;
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+0DB4 : 00000000;
+0DB5 : 00000000;
+0DB6 : 00000000;
+0DB7 : 00000000;
+0DB8 : 00000000;
+0DB9 : 00000000;
+0DBA : 00000000;
+0DBB : 00000000;
+[0DBC..1FFF] : 00;
 END;

fw/hello.c

@@ -144,6 +144,22 @@ IRQHANDLER(sysclock)
     set_led(count >> 3); /* 4 Hz */
 }
 
+static void init_abc_memmap(void)
+{
+    volatile uint32_t *pg = &ABCMEMMAP_PAGE(0);
+    unsigned int addr;
+
+    for (addr = 0; addr < 0x10000; addr += 512) {
+	if (addr >= 0x5800 && addr < 0x6000) {
+	    *pg++ = ABCMEMMAP_RD | (addr >> 9);
+	} else if (addr >= 0x8000 && addr < 0xc000) {
+	    *pg++ = ABCMEMMAP_RD | ABCMEMMAP_WR | (addr >> 9);
+	} else {
+	    *pg++ = 0;
+	}
+    }
+}
+    
 static uint32_t timer_irq_start;
 static void init(void)
 {
@@ -151,6 +167,8 @@ static void init(void)
 	"\n*** Hello, World! ***\n"
 	"Firmware compiled on: " __DATE__ " " __TIME__ "\n\n";
 
+    init_abc_memmap();
+
     con_set_baudrate(115000);
     set_led(0);
 
@@ -179,6 +197,9 @@ void main(void)
     con_printf("This is loop: %u\n", loops++);
     con_printf("SDRAM download took %u us\n", done/(CPU_HZ/1000000));
 
+    con_printf("I seem to be connected to ABC%d?\n",
+	       (RESET_CMD & 1) ? 800 : 80);
+
     test_download();
 
     disk_init();

fw/ioregs.h

@@ -82,4 +82,8 @@
 #define SYSCLOCK_TICK_HOLD	IODEVH0(SYSCLOCK,1)
 #define SYSCLOCK_TICK_NOW	IODEVH1(SYSCLOCK,1)
 
+#define ABCMEMMAP_PAGE(n)	IODEVL(ABCMEMMAP,n)
+#define ABCMEMMAP_WR		0x10000
+#define ABCMEMMAP_RD		0x20000
+
 #endif /* IODEV_H */