Roll back picorv32 hacks for unaligned memory support

Let's make things work before trying to optimize...

Makefile

@@ -1,3 +1,5 @@
+export PATH := $(CURDIR)/tools/gnu:$(PATH)
+
 SUBDIRS = tools fw fpga
 
 all clean spotless :
@@ -14,6 +16,6 @@ fpga: fw
 local.all:
 
 local.clean:
-	rm -f *~ ./\#*
+	rm -f *~ ./\#* \# *.bak
 
 local.spotless: local.clean

fpga/Makefile

@@ -59,6 +59,7 @@ $(outdir)/%.jic:  %jic.cof $(outdir)/%.sof
 
 clean:
 	rm -rf db incremental_db simulation \
+	greybox_tmp */greybox_tmp \
 	$(outdir)/*.rpt $(outdir)/*.rpt \
 	$(outdir)/*.summary $(outdir)/*.smsg \
 	$(outdir)/*.htm $(outdir)/*.htm_files \

fpga/fast_mem.sv

@@ -1,50 +1,28 @@
 //
 // Fast local memory for the internal CPU.
-// This allows unaligned accesses as given by the byte enables.
+// This should be parameterized (again)...
 //
 
-module fast_mem #(
-		  parameter bits = 11, // Power of 2 number of words
-		  parameter string mif
-		  )
+module fast_mem
    (
-    input	      rst_n,
-    input	      clk,
-    input	      read,
-    input	      write,
-    input [7:0]       be,
-    input [bits-1:0]  addr,
-    input [31:0]      wdata,
-    output reg [31:0] rdata
+    input 	  rst_n,
+    input 	  clk,
+    input 	  write,
+    input 	  read,
+    input [3:0]   wstrb,
+    input [11:0]  addr,
+    input [31:0]  wdata,
+    output [31:0] rdata
     );
 
-   localparam words    = 1 << bits;
-
-   // The actual memory arrays
-   (* ramstyle = "no_rw_check", ram_init_file = {mif, ".0.mif"} *)
-   reg [7:0]	      mem0[0:words-1];
-   (* ramstyle = "no_rw_check", ram_init_file = {mif, ".1.mif"} *)
-   reg [7:0]	      mem1[0:words-1];
-   (* ramstyle = "no_rw_check", ram_init_file = {mif, ".2.mif"} *)
-   reg [7:0]	      mem2[0:words-1];
-   (* ramstyle = "no_rw_check", ram_init_file = {mif, ".3.mif"} *)
-   reg [7:0]	      mem3[0:words-1];
-
-   always @(posedge clk)
-     begin
-	// Ignore the write signal if reset is active!
-	if (write & rst_n)
-	  begin
-	     if (be[0] | be[4]) mem0[addr + be[4]] <= wdata[ 7: 0];
-	     if (be[1] | be[5]) mem1[addr + be[5]] <= wdata[15: 8];
-	     if (be[2] | be[6]) mem2[addr + be[6]] <= wdata[23:16];
-	     if (be[3] | be[7]) mem3[addr + be[7]] <= wdata[31:24];
-	  end
-
-	rdata[ 7: 0] <= mem0[addr + be[4]];
-	rdata[15: 8] <= mem1[addr + be[5]];
-	rdata[23:16] <= mem2[addr + be[6]];
-	rdata[31:24] <= mem3[addr + be[7]];
-     end // always_ff @ (posedge clk)
-
+   fastmem_ip ip (
+		  .aclr ( ~rst_n ),
+		  .address ( addr ),
+		  .byteena ( wstrb ),
+		  .clock ( clk ),
+		  .data ( wdata ),
+		  .rden ( read ),
+		  .wren ( write ),
+		  .q ( rdata )
+		  );
 endmodule // fast_mem

fpga/ip/fastmem_ip.v

@@ -0,0 +1,192 @@
+// megafunction wizard: %RAM: 1-PORT%
+// GENERATION: STANDARD
+// VERSION: WM1.0
+// MODULE: altsyncram 
+
+// ============================================================
+// File Name: fastmem_ip.v
+// Megafunction Name(s):
+// 			altsyncram
+//
+// Simulation Library Files(s):
+// 			altera_mf
+// ============================================================
+// ************************************************************
+// THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
+//
+// 20.1.1 Build 720 11/11/2020 SJ Lite Edition
+// ************************************************************
+
+
+//Copyright (C) 2020  Intel Corporation. All rights reserved.
+//Your use of Intel Corporation's design tools, logic functions 
+//and other software and tools, and any partner logic 
+//functions, and any output files from any of the foregoing 
+//(including device programming or simulation files), and any 
+//associated documentation or information are expressly subject 
+//to the terms and conditions of the Intel Program License 
+//Subscription Agreement, the Intel Quartus Prime License Agreement,
+//the Intel FPGA IP License Agreement, or other applicable license
+//agreement, including, without limitation, that your use is for
+//the sole purpose of programming logic devices manufactured by
+//Intel and sold by Intel or its authorized distributors.  Please
+//refer to the applicable agreement for further details, at
+//https://fpgasoftware.intel.com/eula.
+
+
+// synopsys translate_off
+`timescale 1 ps / 1 ps
+// synopsys translate_on
+module fastmem_ip (
+	aclr,
+	address,
+	byteena,
+	clock,
+	data,
+	rden,
+	wren,
+	q);
+
+	input	  aclr;
+	input	[10:0]  address;
+	input	[3:0]  byteena;
+	input	  clock;
+	input	[31:0]  data;
+	input	  rden;
+	input	  wren;
+	output	[31:0]  q;
+`ifndef ALTERA_RESERVED_QIS
+// synopsys translate_off
+`endif
+	tri0	  aclr;
+	tri1	[3:0]  byteena;
+	tri1	  clock;
+	tri1	  rden;
+`ifndef ALTERA_RESERVED_QIS
+// synopsys translate_on
+`endif
+
+	wire [31:0] sub_wire0;
+	wire [31:0] q = sub_wire0[31:0];
+
+	altsyncram	altsyncram_component (
+				.aclr0 (aclr),
+				.address_a (address),
+				.byteena_a (byteena),
+				.clock0 (clock),
+				.data_a (data),
+				.rden_a (rden),
+				.wren_a (wren),
+				.q_a (sub_wire0),
+				.aclr1 (1'b0),
+				.address_b (1'b1),
+				.addressstall_a (1'b0),
+				.addressstall_b (1'b0),
+				.byteena_b (1'b1),
+				.clock1 (1'b1),
+				.clocken0 (1'b1),
+				.clocken1 (1'b1),
+				.clocken2 (1'b1),
+				.clocken3 (1'b1),
+				.data_b (1'b1),
+				.eccstatus (),
+				.q_b (),
+				.rden_b (1'b1),
+				.wren_b (1'b0));
+	defparam
+		altsyncram_component.byte_size = 8,
+		altsyncram_component.clock_enable_input_a = "BYPASS",
+		altsyncram_component.clock_enable_output_a = "BYPASS",
+		altsyncram_component.init_file = "../fw/boot.mif",
+		altsyncram_component.intended_device_family = "Cyclone IV E",
+		altsyncram_component.lpm_hint = "ENABLE_RUNTIME_MOD=NO",
+		altsyncram_component.lpm_type = "altsyncram",
+		altsyncram_component.numwords_a = 2048,
+		altsyncram_component.operation_mode = "SINGLE_PORT",
+		altsyncram_component.outdata_aclr_a = "CLEAR0",
+		altsyncram_component.outdata_reg_a = "UNREGISTERED",
+		altsyncram_component.power_up_uninitialized = "FALSE",
+		altsyncram_component.read_during_write_mode_port_a = "DONT_CARE",
+		altsyncram_component.widthad_a = 11,
+		altsyncram_component.width_a = 32,
+		altsyncram_component.width_byteena_a = 4;
+
+
+endmodule
+
+// ============================================================
+// CNX file retrieval info
+// ============================================================
+// Retrieval info: PRIVATE: ADDRESSSTALL_A NUMERIC "0"
+// Retrieval info: PRIVATE: AclrAddr NUMERIC "0"
+// Retrieval info: PRIVATE: AclrByte NUMERIC "0"
+// Retrieval info: PRIVATE: AclrData NUMERIC "0"
+// Retrieval info: PRIVATE: AclrOutput NUMERIC "1"
+// Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC "1"
+// Retrieval info: PRIVATE: BYTE_SIZE NUMERIC "8"
+// Retrieval info: PRIVATE: BlankMemory NUMERIC "0"
+// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "0"
+// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "0"
+// Retrieval info: PRIVATE: Clken NUMERIC "0"
+// Retrieval info: PRIVATE: DataBusSeparated NUMERIC "1"
+// Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC "0"
+// Retrieval info: PRIVATE: INIT_FILE_LAYOUT STRING "PORT_A"
+// Retrieval info: PRIVATE: INIT_TO_SIM_X NUMERIC "0"
+// Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
+// Retrieval info: PRIVATE: JTAG_ENABLED NUMERIC "0"
+// Retrieval info: PRIVATE: JTAG_ID STRING "FAST"
+// Retrieval info: PRIVATE: MAXIMUM_DEPTH NUMERIC "0"
+// Retrieval info: PRIVATE: MIFfilename STRING "../fw/boot.mif"
+// Retrieval info: PRIVATE: NUMWORDS_A NUMERIC "2048"
+// Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0"
+// Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_PORT_A NUMERIC "2"
+// Retrieval info: PRIVATE: RegAddr NUMERIC "1"
+// Retrieval info: PRIVATE: RegData NUMERIC "1"
+// Retrieval info: PRIVATE: RegOutput NUMERIC "0"
+// Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
+// Retrieval info: PRIVATE: SingleClock NUMERIC "1"
+// Retrieval info: PRIVATE: UseDQRAM NUMERIC "1"
+// Retrieval info: PRIVATE: WRCONTROL_ACLR_A NUMERIC "0"
+// Retrieval info: PRIVATE: WidthAddr NUMERIC "11"
+// Retrieval info: PRIVATE: WidthData NUMERIC "32"
+// Retrieval info: PRIVATE: rden NUMERIC "1"
+// Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
+// Retrieval info: CONSTANT: BYTE_SIZE NUMERIC "8"
+// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "BYPASS"
+// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "BYPASS"
+// Retrieval info: CONSTANT: INIT_FILE STRING "../fw/boot.mif"
+// Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
+// Retrieval info: CONSTANT: LPM_HINT STRING "ENABLE_RUNTIME_MOD=NO"
+// Retrieval info: CONSTANT: LPM_TYPE STRING "altsyncram"
+// Retrieval info: CONSTANT: NUMWORDS_A NUMERIC "2048"
+// Retrieval info: CONSTANT: OPERATION_MODE STRING "SINGLE_PORT"
+// Retrieval info: CONSTANT: OUTDATA_ACLR_A STRING "CLEAR0"
+// Retrieval info: CONSTANT: OUTDATA_REG_A STRING "UNREGISTERED"
+// Retrieval info: CONSTANT: POWER_UP_UNINITIALIZED STRING "FALSE"
+// Retrieval info: CONSTANT: READ_DURING_WRITE_MODE_PORT_A STRING "DONT_CARE"
+// Retrieval info: CONSTANT: WIDTHAD_A NUMERIC "11"
+// Retrieval info: CONSTANT: WIDTH_A NUMERIC "32"
+// Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC "4"
+// Retrieval info: USED_PORT: aclr 0 0 0 0 INPUT GND "aclr"
+// Retrieval info: USED_PORT: address 0 0 11 0 INPUT NODEFVAL "address[10..0]"
+// Retrieval info: USED_PORT: byteena 0 0 4 0 INPUT VCC "byteena[3..0]"
+// Retrieval info: USED_PORT: clock 0 0 0 0 INPUT VCC "clock"
+// Retrieval info: USED_PORT: data 0 0 32 0 INPUT NODEFVAL "data[31..0]"
+// Retrieval info: USED_PORT: q 0 0 32 0 OUTPUT NODEFVAL "q[31..0]"
+// Retrieval info: USED_PORT: rden 0 0 0 0 INPUT VCC "rden"
+// Retrieval info: USED_PORT: wren 0 0 0 0 INPUT NODEFVAL "wren"
+// Retrieval info: CONNECT: @aclr0 0 0 0 0 aclr 0 0 0 0
+// Retrieval info: CONNECT: @address_a 0 0 11 0 address 0 0 11 0
+// Retrieval info: CONNECT: @byteena_a 0 0 4 0 byteena 0 0 4 0
+// Retrieval info: CONNECT: @clock0 0 0 0 0 clock 0 0 0 0
+// Retrieval info: CONNECT: @data_a 0 0 32 0 data 0 0 32 0
+// Retrieval info: CONNECT: @rden_a 0 0 0 0 rden 0 0 0 0
+// Retrieval info: CONNECT: @wren_a 0 0 0 0 wren 0 0 0 0
+// Retrieval info: CONNECT: q 0 0 32 0 @q_a 0 0 32 0
+// Retrieval info: GEN_FILE: TYPE_NORMAL fastmem_ip.v TRUE
+// Retrieval info: GEN_FILE: TYPE_NORMAL fastmem_ip.inc FALSE
+// Retrieval info: GEN_FILE: TYPE_NORMAL fastmem_ip.cmp FALSE
+// Retrieval info: GEN_FILE: TYPE_NORMAL fastmem_ip.bsf FALSE
+// Retrieval info: GEN_FILE: TYPE_NORMAL fastmem_ip_inst.v TRUE
+// Retrieval info: GEN_FILE: TYPE_NORMAL fastmem_ip_bb.v TRUE
+// Retrieval info: LIB_FILE: altera_mf

fpga/max80.qsf

@@ -146,6 +146,11 @@ set_global_assignment -name PRE_MAPPING_RESYNTHESIS ON
 set_global_assignment -name ROUTER_CLOCKING_TOPOLOGY_ANALYSIS ON
 set_global_assignment -name QII_AUTO_PACKED_REGISTERS "SPARSE AUTO"
 
+
+set_global_assignment -name SAVE_DISK_SPACE OFF
+set_global_assignment -name TIMING_ANALYZER_MULTICORNER_ANALYSIS ON
+set_global_assignment -name SMART_RECOMPILE ON
+set_global_assignment -name VERILOG_FILE ip/fastmem_ip.v
 set_global_assignment -name SYSTEMVERILOG_FILE fast_mem.sv
 set_global_assignment -name MIF_FILE ../fw/boot.mif
 set_global_assignment -name VERILOG_FILE picorv32.v
@@ -165,8 +170,4 @@ set_global_assignment -name SDC_FILE max80.sdc
 set_global_assignment -name SYSTEMVERILOG_FILE max80.sv
 set_global_assignment -name SOURCE_FILE max80.pins
 set_global_assignment -name SOURCE_TCL_SCRIPT_FILE scripts/pins.tcl
-set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
-
-set_global_assignment -name SAVE_DISK_SPACE OFF
-set_global_assignment -name TIMING_ANALYZER_MULTICORNER_ANALYSIS ON
-set_global_assignment -name SMART_RECOMPILE ON
+set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top

fpga/max80.sv

@@ -2,7 +2,7 @@
 // Top level module for the FPGA on the MAX80 board by
 // Per Mårtensson and H. Peter Anvin
 //
-// This is for MAX80 as slave.
+// This is for MAX80 as slave on the ABC-bus.
 //
 
 // Sharing JTAG pins (via JTAGEN)
@@ -427,19 +427,21 @@ module max80 (
 
    // Embedded RISC-V CPU
    parameter cpu_fast_mem_bits = 11; /* 2^[this] * 4 bytes */
-   
-   wire 		      cpu_mem_read;
-   wire 		      cpu_mem_write;
+
+   wire			      cpu_mem_valid;
+   wire			      cpu_mem_instr;
+   wire [ 3:0]		      cpu_mem_wstrb;
    wire [31:0]                cpu_mem_addr;
    wire [31:0]                cpu_mem_wdata;
-   wire [ 7:0] 		      cpu_mem_be;
-   reg  [31:0] 		      cpu_mem_rdata;
-   wire                       cpu_mem_valid = cpu_mem_read | cpu_mem_write;
-   wire 		      cpu_mem_instr;
+   reg  [31:0]		      cpu_mem_rdata;
+
+   wire			      cpu_mem_read = cpu_mem_valid & ~|cpu_mem_wstrb;
 
    wire                       cpu_la_read;
    wire                       cpu_la_write;
    wire [31:0]                cpu_la_addr;
+   wire [31:0]		      cpu_la_wdata;
+   wire [ 3:0]		      cpu_la_wstrb;
 
    picorv32 #(
 	      .ENABLE_COUNTERS ( 1 ),
@@ -453,7 +455,6 @@ module max80 (
 	      .COMPRESSED_ISA ( 1 ),
 	      .CATCH_MISALIGN ( 1 ),
 	      .CATCH_ILLINSN ( 1 ),
-	      .UNALIGNED_DATA ( 1 ),
 	      .ENABLE_FAST_MUL ( 1 ),
 	      .ENABLE_DIV ( 1 ),
 	      .ENABLE_IRQ ( 1 ),
@@ -466,57 +467,69 @@ module max80 (
 	.clk ( clk ),
 	.resetn ( rst_n ),
 	.trap ( ),
-	
+
 	.mem_instr ( cpu_mem_instr ),
 	.mem_ready ( cpu_mem_ready ),
-	.mem_read  ( cpu_mem_read ),
-	.mem_write ( cpu_mem_write ),
+	.mem_valid ( cpu_mem_valid ),
+	.mem_wstrb ( cpu_mem_wstrb ),
 	.mem_addr  ( cpu_mem_addr ),
 	.mem_wdata ( cpu_mem_wdata ),
-	.mem_be    ( cpu_mem_be ),
 	.mem_rdata ( cpu_mem_rdata ),
 
+	.mem_la_read  ( cpu_la_read ),
+	.mem_la_write ( cpu_la_write ),
+	.mem_la_wdata ( cpu_la_wdata ),
+	.mem_la_addr  ( cpu_la_addr ),
+	.mem_la_wstrb ( cpu_la_wstrb ),
+
 	.irq ( 0 ),
 	.eoi ( )
 	);
 
-   // Address space addressed by CPU
-   wire [3:0] cpu_aspace = 4'b0001 << cpu_mem_addr[31:30];
-
    // cpu_mem_ready is always true for fast memory
    assign cpu_mem_ready = cpu_mem_valid;
 
+   // Memory valid flag by quadrant
+   wire [3:0]		      mem_quad = cpu_mem_valid << cpu_mem_addr[31:30];
+
    //
    // Fast memory. This runs on the SDRAM clock, i.e. 2x the speed
    // of the CPU. The .bits parameter gives the number of dwords
    // as a power of 2, i.e. 11 = 2^11 * 4 = 8K.
    //
    wire [31:0] fast_mem_rdata;
-   
-   fast_mem #(.bits(cpu_fast_mem_bits), .mif("../fw/boot"))
+
+   fast_mem // #(.bits(cpu_fast_mem_bits), .mif("../fw/boot"))
    fast_mem(
 	    .rst_n ( rst_n ),
-	    .clk   ( ~clk ),
-	    .read  ( cpu_aspace[0] & cpu_mem_read ),
-	    .write ( cpu_aspace[0] & cpu_mem_write ),
-	    .be    ( cpu_mem_be ),
-	    .addr  ( cpu_mem_addr[12:2] ),
-	    .wdata ( cpu_mem_wdata ),
+	    .clk   ( clk ),
+	    .read  ( mem_la_read  & cpu_la_addr[31:30] == 2'b00 ),
+	    .write ( mem_la_write & cpu_la_addr[31:30] == 2'b00 ),
+	    .wstrb ( cpu_la_wstrb ),
+	    .addr  ( cpu_la_addr[12:2] ),
+	    .wdata ( cpu_la_wdata ),
 	    .rdata ( fast_mem_rdata )
 	    );
 
-   always @(posedge clk)
-     cpu_mem_rdata <= cpu_aspace[0] ? fast_mem_rdata : 32'hxxxx_xxxx;
+   always @(*)
+     case (cpu_mem_addr[31:30])
+       2'b00: cpu_mem_rdata = fast_mem_rdata;
+       default: cpu_mem_rdata = 32'hxxxx_xxxx;
+     endcase // case (cpu_mem_addr[31:30])
 
-   // Avoid optimizing out the CPU
+   // Decode for small devices; use address space within range of
+   // negative offsets from the zero register [-1K,0)
+   wire [15:0] iodev = mem_quad[3] << cpu_mem_addr[9:6];
+
+   // LED indication from the CPU
    reg [3:1]   led_q;
    always @(negedge rst_n or posedge clk)
      if (~rst_n)
        led_q <= 3'b000;
      else
-       if ( cpu_mem_write & cpu_aspace[3] )
+       if ( iodev[0] & cpu_mem_wstrb[0] )
 	 led_q <= cpu_mem_wdata[2:0];
 
    assign led = led_q;
-   
+
 endmodule

fpga/output_files/max80.map

@@ -10,7 +10,7 @@ Quad-Serial configuration device dummy clock cycle: 8
 
 Notes:
 
-- Data checksum for this conversion is 0xF76F0D00
+- Data checksum for this conversion is 0xF772717A
 
 - All the addresses in this file are byte addresses
 

fpga/picorv32.v

@@ -47,31 +47,6 @@
   `define assert(assert_expr) empty_statement
 `endif
 
-// 32-bit left rotate
-function reg [31:0] rol32 (
-		input [31:0] val,
-		input [ 4:0] cnt
-		);
-   reg [63:0] 		     val2;
-
-   val2 = {val, val};
-   val2 <<= cnt;
-   rol32 = val2[63:32];
-endfunction // rol32
-
-// 32-bit right rotate
-function reg [31:0] ror32 (
-		input [31:0] val,
-		input [ 4:0] cnt
-		);
-
-   reg [63:0] 		     val2;
-
-   val2 = {val, val};
-   val2 >>= cnt;
-   ror32 = val2[31:0];
-endfunction // ror32
-
 // uncomment this for register file in extra module
 // `define PICORV32_REGS picorv32_regs
 
@@ -79,6 +54,7 @@ endfunction // ror32
 // design are read in the correct order.
 `define PICORV32_V
 
+
 /***************************************************************
  * picorv32
  ***************************************************************/
@@ -96,7 +72,6 @@ module picorv32 #(
 	parameter [ 0:0] COMPRESSED_ISA = 0,
 	parameter [ 0:0] CATCH_MISALIGN = 1,
 	parameter [ 0:0] CATCH_ILLINSN = 1,
-	parameter [ 0:0] UNALIGNED_DATA = 0,
 	parameter [ 0:0] ENABLE_PCPI = 0,
 	parameter [ 0:0] ENABLE_MUL = 0,
 	parameter [ 0:0] ENABLE_FAST_MUL = 0,
@@ -112,47 +87,46 @@ module picorv32 #(
 	parameter [31:0] PROGADDR_IRQ = 32'h 0000_0010,
 	parameter [31:0] STACKADDR = 32'h ffff_ffff
 ) (
-	input		  clk, resetn,
-	output reg	  trap,
+	input clk, resetn,
+	output reg trap,
 
-	output reg	  mem_instr,
-	input		  mem_ready,
+	output reg        mem_valid,
+	output reg        mem_instr,
+	input             mem_ready,
 
-	output reg	  mem_read,
-	output reg	  mem_write,
 	output reg [31:0] mem_addr,
 	output reg [31:0] mem_wdata,
-	output reg [ 7:0] mem_be,
-	input [31:0]	  mem_rdata,
+	output reg [ 3:0] mem_wstrb,
+	input      [31:0] mem_rdata,
 
 	// Look-Ahead Interface
-	output		  mem_la_read,
-	output		  mem_la_write,
-	output [31:0]	  mem_la_addr,
+	output            mem_la_read,
+	output            mem_la_write,
+	output     [31:0] mem_la_addr,
 	output reg [31:0] mem_la_wdata,
-	output reg [ 7:0] mem_la_be,
+	output reg [ 3:0] mem_la_wstrb,
 
 	// Pico Co-Processor Interface (PCPI)
-	output reg	  pcpi_valid,
+	output reg        pcpi_valid,
 	output reg [31:0] pcpi_insn,
-	output [31:0]	  pcpi_rs1,
-	output [31:0]	  pcpi_rs2,
-	input		  pcpi_wr,
-	input [31:0]	  pcpi_rd,
-	input		  pcpi_wait,
-	input		  pcpi_ready,
+	output     [31:0] pcpi_rs1,
+	output     [31:0] pcpi_rs2,
+	input             pcpi_wr,
+	input      [31:0] pcpi_rd,
+	input             pcpi_wait,
+	input             pcpi_ready,
 
 	// IRQ Interface
-	input [31:0]	  irq,
+	input      [31:0] irq,
 	output reg [31:0] eoi,
 
 `ifdef RISCV_FORMAL
-	output reg	  rvfi_valid,
+	output reg        rvfi_valid,
 	output reg [63:0] rvfi_order,
 	output reg [31:0] rvfi_insn,
-	output reg	  rvfi_trap,
-	output reg	  rvfi_halt,
-	output reg	  rvfi_intr,
+	output reg        rvfi_trap,
+	output reg        rvfi_halt,
+	output reg        rvfi_intr,
 	output reg [ 1:0] rvfi_mode,
 	output reg [ 1:0] rvfi_ixl,
 	output reg [ 4:0] rvfi_rs1_addr,
@@ -181,7 +155,7 @@ module picorv32 #(
 `endif
 
 	// Trace Interface
-	output reg	  trace_valid,
+	output reg        trace_valid,
 	output reg [35:0] trace_data
 );
 	localparam integer irq_timer = 0;
@@ -198,8 +172,6 @@ module picorv32 #(
 	localparam [35:0] TRACE_ADDR   = {4'b 0010, 32'b 0};
 	localparam [35:0] TRACE_IRQ    = {4'b 1000, 32'b 0};
 
-	localparam CATCH_MISALIGN_DATA = CATCH_MISALIGN && !UNALIGNED_DATA;
-
 	reg [63:0] count_cycle, count_instr;
 	reg [31:0] reg_pc, reg_next_pc, reg_op1, reg_op2, reg_out;
 	reg [4:0] reg_sh;
@@ -213,7 +185,7 @@ module picorv32 #(
 	wire dbg_mem_ready = mem_ready;
 	wire [31:0] dbg_mem_addr  = mem_addr;
 	wire [31:0] dbg_mem_wdata = mem_wdata;
-        wire [ 3:0] dbg_mem_wstrb = {4{mem_write}} & (mem_be[3:0]|mem_be[7:4]);
+	wire [ 3:0] dbg_mem_wstrb = mem_wstrb;
 	wire [31:0] dbg_mem_rdata = mem_rdata;
 
 	assign pcpi_rs1 = reg_op1;
@@ -227,8 +199,6 @@ module picorv32 #(
 	reg [31:0] irq_pending;
 	reg [31:0] timer;
 
-   wire mem_valid = mem_read | mem_write;
-   
 `ifndef PICORV32_REGS
 	reg [31:0] cpuregs [0:regfile_size-1];
 
@@ -409,7 +379,7 @@ module picorv32 #(
 	assign mem_la_write = resetn && !mem_state && mem_do_wdata;
 	assign mem_la_read = resetn && ((!mem_la_use_prefetched_high_word && !mem_state && (mem_do_rinst || mem_do_prefetch || mem_do_rdata)) ||
 			(COMPRESSED_ISA && mem_xfer && (!last_mem_valid ? mem_la_firstword : mem_la_firstword_reg) && !mem_la_secondword && &mem_rdata_latched[1:0]));
-	assign mem_la_addr = (mem_do_prefetch || mem_do_rinst) ? {next_pc[31:2] + mem_la_firstword_xfer, mem_la_firstword, 1'b0} : reg_op1;
+	assign mem_la_addr = (mem_do_prefetch || mem_do_rinst) ? {next_pc[31:2] + mem_la_firstword_xfer, 2'b00} : {reg_op1[31:2], 2'b00};
 
 	assign mem_rdata_latched_noshuffle = (mem_xfer || LATCHED_MEM_RDATA) ? mem_rdata : mem_rdata_q;
 
@@ -428,22 +398,33 @@ module picorv32 #(
 		end
 	end
 
-	// The effective low address of a memory reference, adjusted for size
-	// unless UNALIGNED_DATA is supported.
-	wire [1:0] mem_la_lowaddr;
-
 	always @* begin
-	   if (UNALIGNED_DATA)
-	     mem_la_lowaddr = mem_la_addr[1:0];
-	   else
-	     mem_la_lowaddr = mem_la_addr[1:0] & mem_wordsize;
-
-	   mem_la_be = { 4'b0000, {2{~mem_wordsize[1]}},
-			 ~mem_wordsize[0], 1'b1 }
-		       << mem_la_lowaddr;
-
-	   mem_la_wdata   = rol32(reg_op2,   mem_la_lowaddr << 3);
-	   mem_rdata_word = ror32(mem_rdata, mem_la_lowaddr << 3);
+		(* full_case *)
+		case (mem_wordsize)
+			0: begin
+				mem_la_wdata = reg_op2;
+				mem_la_wstrb = 4'b1111;
+				mem_rdata_word = mem_rdata;
+			end
+			1: begin
+				mem_la_wdata = {2{reg_op2[15:0]}};
+				mem_la_wstrb = reg_op1[1] ? 4'b1100 : 4'b0011;
+				case (reg_op1[1])
+					1'b0: mem_rdata_word = {16'b0, mem_rdata[15: 0]};
+					1'b1: mem_rdata_word = {16'b0, mem_rdata[31:16]};
+				endcase
+			end
+			2: begin
+				mem_la_wdata = {4{reg_op2[7:0]}};
+				mem_la_wstrb = 4'b0001 << reg_op1[1:0];
+				case (reg_op1[1:0])
+					2'b00: mem_rdata_word = {24'b0, mem_rdata[ 7: 0]};
+					2'b01: mem_rdata_word = {24'b0, mem_rdata[15: 8]};
+					2'b10: mem_rdata_word = {24'b0, mem_rdata[23:16]};
+					2'b11: mem_rdata_word = {24'b0, mem_rdata[31:24]};
+				endcase
+			end
+		endcase
 	end
 
 	always @(posedge clk) begin
@@ -586,49 +567,44 @@ module picorv32 #(
 			if (!resetn)
 				mem_state <= 0;
 			if (!resetn || mem_ready)
-			  begin
-			     mem_read <= 0;
-			     mem_write <= 0;
-			  end
+				mem_valid <= 0;
 			mem_la_secondword <= 0;
 			prefetched_high_word <= 0;
 		end else begin
 			if (mem_la_read || mem_la_write) begin
-				mem_addr  <= mem_la_addr;
-				mem_be    <= mem_la_be;
+				mem_addr <= mem_la_addr;
+				mem_wstrb <= mem_la_wstrb & {4{mem_la_write}};
 			end
 			if (mem_la_write) begin
 				mem_wdata <= mem_la_wdata;
 			end
 			case (mem_state)
 				0: begin
-					mem_write <= 0;
-					mem_read  <= 0;
 					if (mem_do_prefetch || mem_do_rinst || mem_do_rdata) begin
-						mem_read  <= !mem_la_use_prefetched_high_word;
+						mem_valid <= !mem_la_use_prefetched_high_word;
 						mem_instr <= mem_do_prefetch || mem_do_rinst;
+						mem_wstrb <= 0;
 						mem_state <= 1;
-						mem_read  <= 1;
 					end
 					if (mem_do_wdata) begin
+						mem_valid <= 1;
 						mem_instr <= 0;
 						mem_state <= 2;
-						mem_write <= 1;
 					end
 				end
 				1: begin
-					`assert(!mem_write);
+					`assert(mem_wstrb == 0);
 					`assert(mem_do_prefetch || mem_do_rinst || mem_do_rdata);
 					`assert(mem_valid == !mem_la_use_prefetched_high_word);
 					`assert(mem_instr == (mem_do_prefetch || mem_do_rinst));
 					if (mem_xfer) begin
 						if (COMPRESSED_ISA && mem_la_read) begin
-							mem_read <= 1;
+							mem_valid <= 1;
 							mem_la_secondword <= 1;
 							if (!mem_la_use_prefetched_high_word)
 								mem_16bit_buffer <= mem_rdata[31:16];
 						end else begin
-							mem_read <= 0;
+							mem_valid <= 0;
 							mem_la_secondword <= 0;
 							if (COMPRESSED_ISA && !mem_do_rdata) begin
 								if (~&mem_rdata[1:0] || mem_la_secondword) begin
@@ -643,16 +619,15 @@ module picorv32 #(
 					end
 				end
 				2: begin
-					`assert(mem_write);
-					`assert(!mem_read);
+					`assert(mem_wstrb != 0);
 					`assert(mem_do_wdata);
 					if (mem_xfer) begin
-						mem_write <= 0;
+						mem_valid <= 0;
 						mem_state <= 0;
 					end
 				end
 				3: begin
-					`assert(!mem_write);
+					`assert(mem_wstrb == 0);
 					`assert(mem_do_prefetch);
 					if (mem_do_rinst) begin
 						mem_state <= 0;
@@ -1690,7 +1665,7 @@ module picorv32 #(
 						latched_branch <= 1;
 						latched_store <= 1;
 						`debug($display("LD_RS1: %2d 0x%08x", decoded_rs1, cpuregs_rs1);)
-						reg_out <= CATCH_MISALIGN_DATA ? (cpuregs_rs1 & 32'h fffffffe) : cpuregs_rs1;
+						reg_out <= CATCH_MISALIGN ? (cpuregs_rs1 & 32'h fffffffe) : cpuregs_rs1;
 						dbg_rs1val <= cpuregs_rs1;
 						dbg_rs1val_valid <= 1;
 						cpu_state <= cpu_state_fetch;
@@ -1878,7 +1853,7 @@ module picorv32 #(
 					if (!mem_do_wdata) begin
 						(* parallel_case, full_case *)
 						case (1'b1)
-							instr_sb: mem_wordsize <= 3;
+							instr_sb: mem_wordsize <= 2;
 							instr_sh: mem_wordsize <= 1;
 							instr_sw: mem_wordsize <= 0;
 						endcase
@@ -1903,13 +1878,13 @@ module picorv32 #(
 					if (!mem_do_rdata) begin
 						(* parallel_case, full_case *)
 						case (1'b1)
-							instr_lb || instr_lbu: mem_wordsize <= 3;
+							instr_lb || instr_lbu: mem_wordsize <= 2;
 							instr_lh || instr_lhu: mem_wordsize <= 1;
 							instr_lw: mem_wordsize <= 0;
 						endcase
 						latched_is_lu <= is_lbu_lhu_lw;
-					        latched_is_lh <= instr_lh | instr_lhu;
-						latched_is_lb <= instr_lb | instr_lbu;
+						latched_is_lh <= instr_lh;
+						latched_is_lb <= instr_lb;
 						if (ENABLE_TRACE) begin
 							trace_valid <= 1;
 							trace_data <= (irq_active ? TRACE_IRQ : 0) | TRACE_ADDR | ((reg_op1 + decoded_imm) & 32'hffffffff);
@@ -1918,13 +1893,11 @@ module picorv32 #(
 						set_mem_do_rdata = 1;
 					end
 					if (!mem_do_prefetch && mem_done) begin
-						(* full_case *)
-						case ( {latched_is_lu, latched_is_lh, latched_is_lb} )
-						  3'b100: reg_out <= mem_rdata_word;
-						  3'b010: reg_out <= $signed(mem_rdata_word[15:0]);
-						  3'b110: reg_out <= {16'b0, mem_rdata_word[15:0]};
-						  3'b001: reg_out <= $signed(mem_rdata_word[7:0]);
-						  3'b101: reg_out <= {24'b0, mem_rdata_word[7:0]};
+						(* parallel_case, full_case *)
+						case (1'b1)
+							latched_is_lu: reg_out <= mem_rdata_word;
+							latched_is_lh: reg_out <= $signed(mem_rdata_word[15:0]);
+							latched_is_lb: reg_out <= $signed(mem_rdata_word[7:0]);
 						endcase
 						decoder_trigger <= 1;
 						decoder_pseudo_trigger <= 1;
@@ -1941,7 +1914,7 @@ module picorv32 #(
 					next_irq_pending[irq_timer] = 1;
 		end
 
-		if (CATCH_MISALIGN_DATA && resetn && (mem_do_rdata || mem_do_wdata)) begin
+		if (CATCH_MISALIGN && resetn && (mem_do_rdata || mem_do_wdata)) begin
 			if (mem_wordsize == 0 && reg_op1[1:0] != 0) begin
 				`debug($display("MISALIGNED WORD: 0x%08x", reg_op1);)
 				if (ENABLE_IRQ && !irq_mask[irq_buserror] && !irq_active) begin

fw/Makefile

@@ -1,4 +1,3 @@
-MAKEFLAGS += -R -r
 export PATH := $(CURDIR)/tools/gnu/bin:$(PATH)
 
 CROSS	  = riscv32-unknown-elf-
@@ -7,14 +6,8 @@ LD	  = $(CROSS)ld
 OBJCOPY   = $(CROSS)objcopy
 PERL      = perl
 INCLUDE   = -I. -I./include
-CPPFLAGS  = $(INCLUDE) \
-	     -march=rv32imc -mabi=ilp32 -mdiv -Os -ggdb3 \
-	     -fwrapv -fvisibility=hidden -fno-strict-aliasing \
-	     -fno-pic -mno-plt -msmall-data-limit=8192 \
-	     -frename-registers \
-	     -mshorten-memrefs -mno-strict-align
-# These require newlib to be built with the same options; would be nice
-CPPFLAGS_NOT = -fshort-enums -fshort-wchar
+include ../riscv-opts.mk
+CPPFLAGS  = $(INCLUDE) $(riscv_flags)
 CFLAGS    = $(CPPFLAGS)
 SFLAGS    = $(CPPFLAGS) -D__ASSEMBLY__
 LDFLAGS   = $(CFLAGS) \
@@ -29,10 +22,10 @@ LDFLAGS   = $(CFLAGS) \
 
 all: boot.mif
 
-# Generate MIF files for 4 8×2K RAMs
+# Generate MIF file for 2Kx32 RAM
 boot_depth  := 2048
-boot_width  := 8
-boot_stride := 4
+boot_width  := 32
+boot_stride := 1
 
 boot.elf: head.o hello.o
 

fw/boot.0.mif

@@ -1,508 +0,0 @@
--- generated from boot.bin
--- array 1/4 (hex 0 of [0..3])
-DEPTH = 2048;
-WIDTH = 8;
-ADDRESS_RADIX = HEX;
-DATA_RADIX = HEX;
-CONTENT BEGIN
-000 : 6F;
-001 : 00;
-002 : 00;
-003 : 00;
-004 : 6F;
-005 : 93;
-006 : B7;
-007 : 03;
-008 : 11;
-009 : 23;
-00A : 85;
-00B : 93;
-00C : 81;
-00D : 20;
-00E : 82;
-00F : 00;
-010 : 61;
-011 : C0;
-012 : 80;
-013 : 81;
-014 : 17;
-015 : 13;
-016 : 11;
-017 : 00;
-018 : 85;
-019 : B5;
-01A : 4C;
-01B : 65;
-01C : 41;
-01D : 83;
-01E : 06;
-01F : 93;
-020 : 99;
-021 : 40;
-022 : 00;
-023 : 00;
-024 : 23;
-025 : B2;
-026 : 41;
-027 : 93;
-028 : 89;
-029 : 00;
-02A : 40;
-02B : 00;
-02C : 00;
-02D : 01;
-02E : 81;
-02F : 06;
-030 : 29;
-031 : 00;
-032 : 91;
-033 : 22;
-034 : 41;
-035 : 4A;
-036 : 80;
-037 : 80;
-038 : F9;
-039 : 26;
-03A : 29;
-03B : 09;
-03C : 80;
-03D : 1C;
-03E : 11;
-03F : E3;
-040 : 93;
-041 : 13;
-042 : 33;
-043 : 13;
-044 : 63;
-045 : 13;
-046 : 81;
-047 : 85;
-048 : 82;
-049 : 99;
-04A : 22;
-04B : 02;
-04C : 82;
-04D : 2A;
-04E : C3;
-04F : F7;
-050 : AD;
-051 : 06;
-052 : BA;
-053 : 4C;
-054 : 4C;
-055 : E3;
-056 : 11;
-057 : B3;
-058 : 8A;
-059 : 00;
-05A : 67;
-05B : 23;
-05C : A3;
-05D : 23;
-05E : A3;
-05F : 23;
-060 : A3;
-061 : 23;
-062 : A3;
-063 : 23;
-064 : A3;
-065 : 23;
-066 : A3;
-067 : 23;
-068 : A3;
-069 : 23;
-06A : 82;
-06B : F5;
-06C : 85;
-06D : 93;
-06E : D5;
-06F : 93;
-070 : 97;
-071 : 96;
-072 : E7;
-073 : 96;
-074 : 1D;
-075 : E3;
-076 : A5;
-077 : 52;
-078 : 00;
-079 : 06;
-07A : 8A;
-07B : 26;
-07C : 56;
-07D : 5E;
-07E : 63;
-07F : 2A;
-080 : 85;
-081 : 83;
-082 : 13;
-083 : 63;
-084 : 8A;
-085 : 63;
-086 : 83;
-087 : 63;
-088 : 7D;
-089 : E3;
-08A : B2;
-08B : 92;
-08C : F2;
-08D : D2;
-08E : B2;
-08F : 45;
-090 : 83;
-091 : D4;
-092 : 63;
-093 : 23;
-094 : E1;
-095 : 89;
-096 : 8A;
-097 : 49;
-098 : 89;
-099 : 03;
-09A : 83;
-09B : 63;
-09C : E3;
-09D : D5;
-09E : 71;
-09F : C9;
-0A0 : 44;
-0A1 : 19;
-0A2 : 82;
-0A3 : 23;
-0A4 : C1;
-0A5 : 82;
-0A6 : AA;
-0A7 : 01;
-0A8 : 0D;
-0A9 : 22;
-0AA : 00;
-0AB : 40;
-0AC : 26;
-0AD : 93;
-0AE : 81;
-0AF : 3E;
-0B0 : FD;
-0B1 : 82;
-0B2 : B2;
-0B3 : 92;
-0B4 : 82;
-0B5 : 00;
-0B6 : 87;
-0B7 : D8;
-0B8 : 63;
-0B9 : 13;
-0BA : 1D;
-0BB : 07;
-0BC : C3;
-0BD : 87;
-0BE : 33;
-0BF : B3;
-0C0 : 23;
-0C1 : 23;
-0C2 : 89;
-0C3 : D5;
-0C4 : D8;
-0C5 : 8C;
-0C6 : 82;
-0C7 : C7;
-0C8 : F7;
-0C9 : 83;
-0CA : 05;
-0CB : D1;
-0CC : D7;
-0CD : 8C;
-0CE : 82;
-0CF : 82;
-0D0 : D0;
-0D1 : 00;
-0D2 : 05;
-0D3 : 41;
-0D4 : 2A;
-0D5 : 33;
-0D6 : 19;
-0D7 : 01;
-0D8 : 80;
-0D9 : 00;
-0DA : 00;
-0DB : 00;
-0DC : 00;
-0DD : 00;
-0DE : 2C;
-0DF : 9C;
-0E0 : 70;
-0E1 : 00;
-0E2 : 00;
-0E3 : 74;
-0E4 : DC;
-0E5 : 44;
-0E6 : 00;
-0E7 : 00;
-0E8 : 00;
-0E9 : 00;
-0EA : 00;
-0EB : 00;
-0EC : 00;
-0ED : 00;
-0EE : 00;
-0EF : 00;
-0F0 : 00;
-0F1 : 00;
-0F2 : 00;
-0F3 : 00;
-0F4 : 00;
-0F5 : 00;
-0F6 : 00;
-0F7 : 00;
-0F8 : 00;
-0F9 : 00;
-0FA : 00;
-0FB : 00;
-0FC : 00;
-0FD : 00;
-0FE : 00;
-0FF : 00;
-100 : 00;
-101 : 00;
-102 : 00;
-103 : 00;
-104 : 00;
-105 : 00;
-106 : 00;
-107 : 00;
-108 : 00;
-109 : 00;
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+148 : 00000000;
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+180 : 00000000;
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+182 : 00000000;
+183 : 00000000;
+184 : 00000000;
+185 : 00000000;
+186 : 00000000;
+187 : 00000000;
+188 : 00000000;
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+18F : 00000000;
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+1AD : 00000000;
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+1AF : 00000000;
+1B0 : 00000000;
+1B1 : 00000000;
+1B2 : 00000000;
+1B3 : 00000000;
+1B4 : 00000000;
+1B5 : 00000000;
+1B6 : 00000000;
+1B7 : 00000000;
+1B8 : 00000000;
+1B9 : 00000000;
+1BA : 00000000;
+1BB : 00000000;
+1BC : 00000000;
+1BD : 00000000;
+1BE : 00000000;
+1BF : 00000000;
+1C0 : 00000000;
+1C1 : 00000000;
+1C2 : 00000000;
+1C3 : 00000000;
+1C4 : 00000000;
+1C5 : 00000000;
+1C6 : 00000000;
+1C7 : 00000000;
+1C8 : 00000000;
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+1CA : 00000000;
+1CB : 00000000;
+1CC : 00000000;
+1CD : 00000000;
+1CE : 00000000;
+1CF : 00000000;
+1D0 : 00000000;
+1D1 : 00000000;
+1D2 : 00000000;
+1D3 : 00000000;
+1D4 : 00000000;
+1D5 : 00000000;
+1D6 : 00000000;
+1D7 : 00000000;
+1D8 : 00000000;
+1D9 : 00000000;
+1DA : 00000000;
+1DB : 00000000;
+1DC : 00000000;
+1DD : 00000000;
+1DE : 00000000;
+1DF : 00000000;
+1E0 : 00000000;
+1E1 : 00000000;
+1E2 : 00000000;
+1E3 : 00000000;
+1E4 : 00000000;
+1E5 : 00000000;
+1E6 : 00000000;
+1E7 : 00000000;
+1E8 : 00000000;
+1E9 : 00000000;
+1EA : 00000000;
+1EB : 00000000;
+1EC : 00000000;
+1ED : 00000000;
+1EE : 00000000;
+1EF : 00000000;
+1F0 : 00000398;
+1F1 : 00000000;
+1F2 : 00000398;
+[1F3..7FF] : 00;
+END;

riscv-opts.mk

@@ -0,0 +1,9 @@
+# Extra flags during tools build
+riscv_target_flags =	-fvisibility=hidden -fno-pic \
+			-frename-registers -fshort-enums -fshort-wchar \
+			-ffunction-sections -fdata-sections \
+			-mshorten-memrefs -mdiv -mstrict-align
+
+# Additional flags during application build
+riscv_flags = $(riscv_target_flags) \
+			-Os -ggdb3 -fwrapv -fno-strict-aliasing

tools/Makefile

@@ -13,9 +13,7 @@ all_config = --prefix=$(prefix)/gnu --with-system-zlib
 z80_config = $(all_config) \
 	   --target=z80-none-elf
 
-riscv_target_flags = -fvisibility=hidden -fno-pic -mshorten-memrefs \
-		     -frename-registers -mdiv -mno-strict-align \
-		     -ffunction-sections -fdata-sections
+include ../riscv-opts.mk
 
 riscv_config = $(all_config) \
 	    --with-arch=rv32imc --with-abi=ilp32 \