max80.sv: abc_sr_wd is a bus, not a single wire

abc_sr_wd (ABC-bus to SDRAM write data) is supported to be an 8-bit
bus, not a singleton wire causing all data to be truncated to a single
bit.

fpga/max80.sv

@@ -270,7 +270,7 @@ module max80 (
    wire        abc_sr_rrq;
    wire        abc_sr_rack;
    wire        abc_sr_ready;
-   wire        abc_sr_wd;
+   wire [ 7:0] abc_sr_wd;
    wire        abc_sr_wrq;
    wire        abc_sr_wack;
 

fpga/output_files/max80.pin

@@ -297,7 +297,7 @@ abc_xmemw80_n                : R1        : input  : 3.3-V LVTTL       :
 GND                          : R2        : gnd    :                   :         :           :                
 abc_d[4]                     : R3        : bidir  : 3.3-V LVTTL       :         : 3         : Y              
 abc_d[6]                     : R4        : bidir  : 3.3-V LVTTL       :         : 3         : Y              
-abc_d_ce_n                   : R5        : output : 3.3-V LVTTL       :         : 3         : Y              
+abc_d_oe                     : R5        : output : 3.3-V LVTTL       :         : 3         : Y              
 abc_resin_x                  : R6        : output : 3.3-V LVTTL       :         : 3         : Y              
 gpio[5]                      : R7        : bidir  : 3.3-V LVTTL       :         : 3         : Y              
 exth_hh                      : R8        : input  : 3.3-V LVTTL       :         : 3         : Y              
@@ -313,7 +313,7 @@ VCCIO3                       : T1        : power  :                   : 3.3V
 abc_d[3]                     : T2        : bidir  : 3.3-V LVTTL       :         : 3         : Y              
 abc_d[5]                     : T3        : bidir  : 3.3-V LVTTL       :         : 3         : Y              
 abc_d[7]                     : T4        : bidir  : 3.3-V LVTTL       :         : 3         : Y              
-abc_d_oe                     : T5        : output : 3.3-V LVTTL       :         : 3         : Y              
+abc_d_ce_n                   : T5        : output : 3.3-V LVTTL       :         : 3         : Y              
 gpio[2]                      : T6        : bidir  : 3.3-V LVTTL       :         : 3         : Y              
 gpio[4]                      : T7        : bidir  : 3.3-V LVTTL       :         : 3         : Y              
 abc_clk                      : T8        : input  : 3.3-V LVTTL       :         : 3         : Y