Compilation report for max80 Fri Aug 6 20:12:57 2021 Quartus Prime Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Flow Summary 3. Flow Settings 4. Flow Non-Default Global Settings 5. Flow Elapsed Time 6. Flow OS Summary 7. Flow Log 8. Analysis & Synthesis Summary 9. Analysis & Synthesis Settings 10. Parallel Compilation 11. Analysis & Synthesis Source Files Read 12. Analysis & Synthesis Resource Usage Summary 13. Analysis & Synthesis Resource Utilization by Entity 14. Registers Removed During Synthesis 15. Removed Registers Triggering Further Register Optimizations 16. General Register Statistics 17. Inverted Register Statistics 18. Multiplexer Restructuring Statistics (Restructuring Performed) 19. Source assignments for pll:pll|altpll:altpll_component|pll_altpll:auto_generated 20. Source assignments for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le:altpll_dyn_phase_le2 21. Source assignments for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4 22. Source assignments for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5 23. Source assignments for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated 24. Source assignments for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out 25. Source assignments for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out1:outclock_ddio 26. Parameter Settings for User Entity Instance: Top-level Entity: |max80 27. Parameter Settings for User Entity Instance: pll:pll|altpll:altpll_component 28. Parameter Settings for User Entity Instance: transpose:hdmitranspose 29. Parameter Settings for User Entity Instance: transpose:hdmitranspose|condreg:dreg 30. Parameter Settings for User Entity Instance: transpose:hdmitranspose|condreg:qreg 31. Parameter Settings for User Entity Instance: hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component 32. altpll Parameter Settings by Entity Instance 33. Port Connectivity Checks: "hdmitx:hdmitx" 34. Port Connectivity Checks: "transpose:hdmitranspose" 35. Port Connectivity Checks: "tmdsenc:hdmitmds[2].enc" 36. Port Connectivity Checks: "tmdsenc:hdmitmds[1].enc" 37. Port Connectivity Checks: "tmdsenc:hdmitmds[0].enc" 38. Port Connectivity Checks: "pll:pll" 39. Post-Synthesis Netlist Statistics for Top Partition 40. Elapsed Time Per Partition 41. Analysis & Synthesis Equations 42. Analysis & Synthesis Messages 43. Fitter Summary 44. Fitter Settings 45. Parallel Compilation 46. Fitter Netlist Optimizations 47. Ignored Assignments 48. Incremental Compilation Preservation Summary 49. Incremental Compilation Partition Settings 50. Incremental Compilation Placement Preservation 51. Fitter Equations 52. Pin-Out File 53. Fitter Resource Usage Summary 54. Fitter Partition Statistics 55. Input Pins 56. Output Pins 57. Bidir Pins 58. Dual Purpose and Dedicated Pins 59. I/O Bank Usage 60. All Package Pins 61. PLL Summary 62. PLL Usage 63. I/O Assignment Warnings 64. Fitter Resource Utilization by Entity 65. Delay Chain Summary 66. Pad To Core Delay Chain Fanout 67. Control Signals 68. Global & Other Fast Signals 69. Routing Usage Summary 70. LAB Logic Elements 71. LAB-wide Signals 72. LAB Signals Sourced 73. LAB Signals Sourced Out 74. LAB Distinct Inputs 75. I/O Rules Summary 76. I/O Rules Details 77. I/O Rules Matrix 78. Fitter Device Options 79. Operating Settings and Conditions 80. Estimated Delay Added for Hold Timing Summary 81. Estimated Delay Added for Hold Timing Details 82. Fitter Messages 83. Fitter Suppressed Messages 84. Assembler Summary 85. Assembler Settings 86. Assembler Generated Files 87. Assembler Device Options: max80.sof 88. Assembler Device Options: max80.jam 89. Assembler Device Options: max80.jbc 90. Assembler Device Options: max80.pof 91. Assembler Messages 92. Parallel Compilation 93. Power Analyzer Summary 94. Power Analyzer Settings 95. Indeterminate Toggle Rates 96. Operating Conditions Used 97. Thermal Power Dissipation by Block 98. Thermal Power Dissipation by Block Type 99. Thermal Power Dissipation by Hierarchy 100. Core Dynamic Thermal Power Dissipation by Clock Domain 101. Current Drawn from Voltage Supplies Summary 102. VCCIO Supply Current Drawn by I/O Bank 103. VCCIO Supply Current Drawn by Voltage 104. Confidence Metric Details 105. Signal Activities 106. Power Analyzer Messages 107. Legal Notice 108. Timing Analyzer Summary 109. Parallel Compilation 110. SDC File List 111. Clocks 112. Slow 1200mV 85C Model Fmax Summary 113. Timing Closure Recommendations 114. Slow 1200mV 85C Model Setup Summary 115. Slow 1200mV 85C Model Hold Summary 116. Slow 1200mV 85C Model Recovery Summary 117. Slow 1200mV 85C Model Removal Summary 118. Slow 1200mV 85C Model Minimum Pulse Width Summary 119. Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 120. Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' 121. Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' 122. Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 123. Slow 1200mV 85C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]' 124. Slow 1200mV 85C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 125. Slow 1200mV 85C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' 126. Slow 1200mV 85C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 127. Slow 1200mV 85C Model Metastability Summary 128. Slow 1200mV 0C Model Fmax Summary 129. Slow 1200mV 0C Model Setup Summary 130. Slow 1200mV 0C Model Hold Summary 131. Slow 1200mV 0C Model Recovery Summary 132. Slow 1200mV 0C Model Removal Summary 133. Slow 1200mV 0C Model Minimum Pulse Width Summary 134. Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 135. Slow 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' 136. Slow 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' 137. Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 138. Slow 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]' 139. Slow 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 140. Slow 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' 141. Slow 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 142. Slow 1200mV 0C Model Metastability Summary 143. Fast 1200mV 0C Model Setup Summary 144. Fast 1200mV 0C Model Hold Summary 145. Fast 1200mV 0C Model Recovery Summary 146. Fast 1200mV 0C Model Removal Summary 147. Fast 1200mV 0C Model Minimum Pulse Width Summary 148. Fast 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 149. Fast 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' 150. Fast 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' 151. Fast 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 152. Fast 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 153. Fast 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]' 154. Fast 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' 155. Fast 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 156. Fast 1200mV 0C Model Metastability Summary 157. Multicorner Timing Analysis Summary 158. Board Trace Model Assignments 159. Input Transition Times 160. Signal Integrity Metrics (Slow 1200mv 0c Model) 161. Signal Integrity Metrics (Slow 1200mv 85c Model) 162. Signal Integrity Metrics (Fast 1200mv 0c Model) 163. Setup Transfers 164. Hold Transfers 165. Recovery Transfers 166. Removal Transfers 167. Report TCCS 168. Report RSKM 169. Unconstrained Paths Summary 170. Clock Status Summary 171. Unconstrained Output Ports 172. Unconstrained Output Ports 173. Timing Analyzer Messages 174. EDA Netlist Writer Summary 175. Simulation Settings 176. Simulation Generated Files 177. EDA Netlist Writer Messages 178. Flow Messages 179. Flow Suppressed Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 2020 Intel Corporation. All rights reserved. Your use of Intel Corporation's design tools, logic functions and other software and tools, and any partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Intel Program License Subscription Agreement, the Intel Quartus Prime License Agreement, the Intel FPGA IP License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Intel and sold by Intel or its authorized distributors. Please refer to the applicable agreement for further details, at https://fpgasoftware.intel.com/eula. +----------------------------------------------------------------------------------+ ; Flow Summary ; +------------------------------------+---------------------------------------------+ ; Flow Status ; Successful - Fri Aug 6 20:12:57 2021 ; ; Quartus Prime Version ; 20.1.1 Build 720 11/11/2020 SJ Lite Edition ; ; Revision Name ; max80 ; ; Top-level Entity Name ; max80 ; ; Family ; Cyclone IV E ; ; Device ; EP4CE15F17C8 ; ; Timing Models ; Final ; ; Total logic elements ; 327 / 15,408 ( 2 % ) ; ; Total combinational functions ; 278 / 15,408 ( 2 % ) ; ; Dedicated logic registers ; 218 / 15,408 ( 1 % ) ; ; Total registers ; 229 ; ; Total pins ; 143 / 166 ( 86 % ) ; ; Total virtual pins ; 0 ; ; Total memory bits ; 0 / 516,096 ( 0 % ) ; ; Embedded Multiplier 9-bit elements ; 0 / 112 ( 0 % ) ; ; Total PLLs ; 2 / 4 ( 50 % ) ; +------------------------------------+---------------------------------------------+ +-----------------------------------------+ ; Flow Settings ; +-------------------+---------------------+ ; Option ; Setting ; +-------------------+---------------------+ ; Start date & time ; 08/06/2021 20:12:35 ; ; Main task ; Compilation ; ; Revision Name ; max80 ; +-------------------+---------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Flow Non-Default Global Settings ; +--------------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+ ; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ; +--------------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+ ; COMPILER_SIGNATURE_ID ; 275741387998995.162830595557146 ; -- ; -- ; -- ; ; EDA_ENABLE_GLITCH_FILTERING ; On ; -- ; -- ; eda_simulation ; ; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_timing ; ; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_boundary_scan ; ; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_signal_integrity ; ; EDA_GENERATE_FUNCTIONAL_NETLIST ; Off ; -- ; -- ; eda_board_design_symbol ; ; EDA_MAP_ILLEGAL_CHARACTERS ; On ; -- ; -- ; eda_simulation ; ; EDA_OUTPUT_DATA_FORMAT ; Verilog Hdl ; -- ; -- ; eda_simulation ; ; EDA_SIMULATION_TOOL ; ModelSim-Altera (Verilog) ; ; -- ; -- ; ; EDA_TEST_BENCH_DESIGN_INSTANCE_NAME ; max80 ; -- ; -- ; eda_simulation ; ; EDA_TIME_SCALE ; 1 ps ; -- ; -- ; eda_simulation ; ; EDA_WRITE_NODES_FOR_POWER_ESTIMATION ; ALL_NODES ; -- ; -- ; eda_simulation ; ; FLOW_ENABLE_POWER_ANALYZER ; On ; Off ; -- ; -- ; ; HDL_MESSAGE_LEVEL ; Level3 ; Level2 ; -- ; -- ; ; IOBANK_VCCIO ; 3.3V ; -- ; -- ; 1 ; ; IOBANK_VCCIO ; 3.3V ; -- ; -- ; 2 ; ; IOBANK_VCCIO ; 3.3V ; -- ; -- ; 3 ; ; IOBANK_VCCIO ; 3.3V ; -- ; -- ; 4 ; ; IOBANK_VCCIO ; 2.5V ; -- ; -- ; 5 ; ; IOBANK_VCCIO ; 3.3V ; -- ; -- ; 6 ; ; IOBANK_VCCIO ; 3.3V ; -- ; -- ; 7 ; ; IOBANK_VCCIO ; 3.3V ; -- ; -- ; 8 ; ; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ; ; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ; ; OPTIMIZE_IOC_REGISTER_PLACEMENT_FOR_TIMING ; Pack All IO Registers ; Normal ; -- ; -- ; ; OUTPUT_IO_TIMING_FAR_END_VMEAS ; Half Signal Swing ; -- ; -- ; -- ; ; OUTPUT_IO_TIMING_FAR_END_VMEAS ; Half Signal Swing ; -- ; -- ; -- ; ; OUTPUT_IO_TIMING_NEAR_END_VMEAS ; Half Vccio ; -- ; -- ; -- ; ; OUTPUT_IO_TIMING_NEAR_END_VMEAS ; Half Vccio ; -- ; -- ; -- ; ; PARTITION_COLOR ; -- (Not supported for targeted family) ; -- ; -- ; Top ; ; PARTITION_FITTER_PRESERVATION_LEVEL ; -- (Not supported for targeted family) ; -- ; -- ; Top ; ; PARTITION_NETLIST_TYPE ; -- (Not supported for targeted family) ; -- ; -- ; Top ; ; POST_MODULE_SCRIPT_FILE ; quartus_sh:postmodule.tcl ; -- ; -- ; -- ; ; POWER_BOARD_THERMAL_MODEL ; None (CONSERVATIVE) ; -- ; -- ; -- ; ; POWER_DEFAULT_INPUT_IO_TOGGLE_RATE ; 12.5 % ; 12.5% ; -- ; -- ; ; POWER_PRESET_COOLING_SOLUTION ; No Heat Sink With Still Air ; -- ; -- ; -- ; ; PROJECT_OUTPUT_DIRECTORY ; output_files ; -- ; -- ; -- ; ; REMOVE_REDUNDANT_LOGIC_CELLS ; On ; Off ; -- ; -- ; ; SAFE_STATE_MACHINE ; On ; Off ; -- ; -- ; ; SYNTH_MESSAGE_LEVEL ; High ; Medium ; -- ; -- ; ; SYNTH_PROTECT_SDC_CONSTRAINT ; On ; Off ; -- ; -- ; ; VCCA_USER_VOLTAGE ; 2.5V ; -- ; -- ; -- ; ; VERILOG_INPUT_VERSION ; SystemVerilog_2005 ; Verilog_2001 ; -- ; -- ; ; VERILOG_SHOW_LMF_MAPPING_MESSAGES ; Off ; -- ; -- ; -- ; ; VHDL_INPUT_VERSION ; VHDL_2008 ; VHDL_1993 ; -- ; -- ; ; VHDL_SHOW_LMF_MAPPING_MESSAGES ; Off ; -- ; -- ; -- ; +--------------------------------------------+----------------------------------------+---------------+-------------+-----------------------------------+ +--------------------------------------------------------------------------------------------------------------------------+ ; Flow Elapsed Time ; +----------------------+--------------+-------------------------+---------------------+------------------------------------+ ; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ; +----------------------+--------------+-------------------------+---------------------+------------------------------------+ ; Analysis & Synthesis ; 00:00:05 ; 1.0 ; 679 MB ; 00:00:15 ; ; Fitter ; 00:00:06 ; 1.0 ; 1524 MB ; 00:00:07 ; ; Assembler ; 00:00:02 ; 1.0 ; 569 MB ; 00:00:02 ; ; Power Analyzer ; 00:00:02 ; 1.0 ; 1021 MB ; 00:00:01 ; ; Timing Analyzer ; 00:00:02 ; 1.1 ; 728 MB ; 00:00:01 ; ; EDA Netlist Writer ; 00:00:00 ; 1.0 ; 813 MB ; 00:00:00 ; ; Total ; 00:00:17 ; -- ; -- ; 00:00:26 ; +----------------------+--------------+-------------------------+---------------------+------------------------------------+ +-------------------------------------------------------------------------------------------+ ; Flow OS Summary ; +----------------------+-----------------------+-------------+-------------+----------------+ ; Module Name ; Machine Hostname ; OS Name ; OS Version ; Processor type ; +----------------------+-----------------------+-------------+-------------+----------------+ ; Analysis & Synthesis ; tazenda.hos.anvin.org ; Fedora Core ; Fedora Core ; x86_64 ; ; Fitter ; tazenda.hos.anvin.org ; Fedora Core ; Fedora Core ; x86_64 ; ; Assembler ; tazenda.hos.anvin.org ; Fedora Core ; Fedora Core ; x86_64 ; ; Power Analyzer ; tazenda.hos.anvin.org ; Fedora Core ; Fedora Core ; x86_64 ; ; Timing Analyzer ; tazenda.hos.anvin.org ; Fedora Core ; Fedora Core ; x86_64 ; ; EDA Netlist Writer ; tazenda.hos.anvin.org ; Fedora Core ; Fedora Core ; x86_64 ; +----------------------+-----------------------+-------------+-------------+----------------+ ------------ ; Flow Log ; ------------ quartus_map --lower_priority --read_settings_files=on --write_settings_files=off max80 -c max80 quartus_fit --lower_priority --read_settings_files=off --write_settings_files=off max80 -c max80 quartus_asm --lower_priority --read_settings_files=off --write_settings_files=off max80 -c max80 quartus_pow --lower_priority --read_settings_files=on --write_settings_files=off max80 -c max80 quartus_sta --lower_priority max80 -c max80 quartus_eda --lower_priority --read_settings_files=off --write_settings_files=off max80 -c max80 +----------------------------------------------------------------------------------+ ; Analysis & Synthesis Summary ; +------------------------------------+---------------------------------------------+ ; Analysis & Synthesis Status ; Successful - Fri Aug 6 20:12:40 2021 ; ; Quartus Prime Version ; 20.1.1 Build 720 11/11/2020 SJ Lite Edition ; ; Revision Name ; max80 ; ; Top-level Entity Name ; max80 ; ; Family ; Cyclone IV E ; ; Total logic elements ; 337 ; ; Total combinational functions ; 274 ; ; Dedicated logic registers ; 218 ; ; Total registers ; 226 ; ; Total pins ; 139 ; ; Total virtual pins ; 0 ; ; Total memory bits ; 0 ; ; Embedded Multiplier 9-bit elements ; 0 ; ; Total PLLs ; 2 ; +------------------------------------+---------------------------------------------+ +------------------------------------------------------------------------------------------------------------+ ; Analysis & Synthesis Settings ; +------------------------------------------------------------------+--------------------+--------------------+ ; Option ; Setting ; Default Value ; +------------------------------------------------------------------+--------------------+--------------------+ ; Device ; EP4CE15F17C8 ; ; ; Top-level entity name ; max80 ; max80 ; ; Family name ; Cyclone IV E ; Cyclone V ; ; VHDL Show LMF Mapping Messages ; Off ; ; ; Verilog Show LMF Mapping Messages ; Off ; ; ; Verilog Version ; SystemVerilog_2005 ; Verilog_2001 ; ; VHDL Version ; VHDL_2008 ; VHDL_1993 ; ; Safe State Machine ; On ; Off ; ; Remove Redundant Logic Cells ; On ; Off ; ; HDL message level ; Level3 ; Level2 ; ; SDC constraint protection ; On ; Off ; ; Analysis & Synthesis Message Level ; High ; Medium ; ; Use smart compilation ; Off ; Off ; ; Enable parallel Assembler and Timing Analyzer during compilation ; On ; On ; ; Enable compact report table ; Off ; Off ; ; Restructure Multiplexers ; Auto ; Auto ; ; Create Debugging Nodes for IP Cores ; Off ; Off ; ; Preserve fewer node names ; On ; On ; ; Intel FPGA IP Evaluation Mode ; Enable ; Enable ; ; State Machine Processing ; Auto ; Auto ; ; Extract Verilog State Machines ; On ; On ; ; Extract VHDL State Machines ; On ; On ; ; Ignore Verilog initial constructs ; Off ; Off ; ; Iteration limit for constant Verilog loops ; 5000 ; 5000 ; ; Iteration limit for non-constant Verilog loops ; 250 ; 250 ; ; Add Pass-Through Logic to Inferred RAMs ; On ; On ; ; Infer RAMs from Raw Logic ; On ; On ; ; Parallel Synthesis ; On ; On ; ; DSP Block Balancing ; Auto ; Auto ; ; NOT Gate Push-Back ; On ; On ; ; Power-Up Don't Care ; On ; On ; ; Remove Duplicate Registers ; On ; On ; ; Ignore CARRY Buffers ; Off ; Off ; ; Ignore CASCADE Buffers ; Off ; Off ; ; Ignore GLOBAL Buffers ; Off ; Off ; ; Ignore ROW GLOBAL Buffers ; Off ; Off ; ; Ignore LCELL Buffers ; Off ; Off ; ; Ignore SOFT Buffers ; On ; On ; ; Limit AHDL Integers to 32 Bits ; Off ; Off ; ; Optimization Technique ; Balanced ; Balanced ; ; Carry Chain Length ; 70 ; 70 ; ; Auto Carry Chains ; On ; On ; ; Auto Open-Drain Pins ; On ; On ; ; Perform WYSIWYG Primitive Resynthesis ; Off ; Off ; ; Auto ROM Replacement ; On ; On ; ; Auto RAM Replacement ; On ; On ; ; Auto DSP Block Replacement ; On ; On ; ; Auto Shift Register Replacement ; Auto ; Auto ; ; Allow Shift Register Merging across Hierarchies ; Auto ; Auto ; ; Auto Clock Enable Replacement ; On ; On ; ; Strict RAM Replacement ; Off ; Off ; ; Allow Synchronous Control Signals ; On ; On ; ; Force Use of Synchronous Clear Signals ; Off ; Off ; ; Auto RAM Block Balancing ; On ; On ; ; Auto RAM to Logic Cell Conversion ; Off ; Off ; ; Auto Resource Sharing ; Off ; Off ; ; Allow Any RAM Size For Recognition ; Off ; Off ; ; Allow Any ROM Size For Recognition ; Off ; Off ; ; Allow Any Shift Register Size For Recognition ; Off ; Off ; ; Use LogicLock Constraints during Resource Balancing ; On ; On ; ; Ignore translate_off and synthesis_off directives ; Off ; Off ; ; Timing-Driven Synthesis ; On ; On ; ; Report Parameter Settings ; On ; On ; ; Report Source Assignments ; On ; On ; ; Report Connectivity Checks ; On ; On ; ; Ignore Maximum Fan-Out Assignments ; Off ; Off ; ; Synchronization Register Chain Length ; 2 ; 2 ; ; Power Optimization During Synthesis ; Normal compilation ; Normal compilation ; ; Suppress Register Optimization Related Messages ; Off ; Off ; ; Number of Removed Registers Reported in Synthesis Report ; 5000 ; 5000 ; ; Number of Swept Nodes Reported in Synthesis Report ; 5000 ; 5000 ; ; Number of Inverted Registers Reported in Synthesis Report ; 100 ; 100 ; ; Clock MUX Protection ; On ; On ; ; Auto Gated Clock Conversion ; Off ; Off ; ; Block Design Naming ; Auto ; Auto ; ; Synthesis Effort ; Auto ; Auto ; ; Shift Register Replacement - Allow Asynchronous Clear Signal ; On ; On ; ; Pre-Mapping Resynthesis Optimization ; Off ; Off ; ; Disable Register Merging Across Hierarchies ; Auto ; Auto ; ; Resource Aware Inference For Block RAM ; On ; On ; +------------------------------------------------------------------+--------------------+--------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 16 ; ; Maximum allowed ; 8 ; ; ; ; ; Average used ; 1.00 ; ; Maximum used ; 8 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processors 2-8 ; 0.0% ; +----------------------------+-------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Analysis & Synthesis Source Files Read ; +----------------------------------+-----------------+------------------------------+---------------------------------------------------------------------------------+---------+ ; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ; Library ; +----------------------------------+-----------------+------------------------------+---------------------------------------------------------------------------------+---------+ ; ip/hdmitx.v ; yes ; User Wizard-Generated File ; /home/hpa/abc80/max80/blinktest/ip/hdmitx.v ; ; ; ip/pll.v ; yes ; User Wizard-Generated File ; /home/hpa/abc80/max80/blinktest/ip/pll.v ; ; ; transpose.sv ; yes ; User SystemVerilog HDL File ; /home/hpa/abc80/max80/blinktest/transpose.sv ; ; ; tmdsenc.sv ; yes ; User SystemVerilog HDL File ; /home/hpa/abc80/max80/blinktest/tmdsenc.sv ; ; ; max80.sv ; yes ; User SystemVerilog HDL File ; /home/hpa/abc80/max80/blinktest/max80.sv ; ; ; altpll.tdf ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/altpll.tdf ; ; ; aglobal201.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/aglobal201.inc ; ; ; stratix_pll.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/stratix_pll.inc ; ; ; stratixii_pll.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/stratixii_pll.inc ; ; ; cycloneii_pll.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/cycloneii_pll.inc ; ; ; db/pll_altpll.v ; yes ; Auto-Generated Megafunction ; /home/hpa/abc80/max80/blinktest/db/pll_altpll.v ; ; ; altlvds_tx.tdf ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/altlvds_tx.tdf ; ; ; stratix_lvds_transmitter.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/stratix_lvds_transmitter.inc ; ; ; stratixii_lvds_transmitter.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/stratixii_lvds_transmitter.inc ; ; ; stratixgx_lvds_transmitter.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/stratixgx_lvds_transmitter.inc ; ; ; stratixgx_pll.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/stratixgx_pll.inc ; ; ; stratixii_clkctrl.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/stratixii_clkctrl.inc ; ; ; altddio_out.inc ; yes ; Megafunction ; /opt/altera/20.1/quartus/libraries/megafunctions/altddio_out.inc ; ; ; db/hdmitx_lvds_tx.v ; yes ; Auto-Generated Megafunction ; /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v ; ; +----------------------------------+-----------------+------------------------------+---------------------------------------------------------------------------------+---------+ +--------------------------------------------------------------------------------------------------------------------------------------+ ; Analysis & Synthesis Resource Usage Summary ; +---------------------------------------------+----------------------------------------------------------------------------------------+ ; Resource ; Usage ; +---------------------------------------------+----------------------------------------------------------------------------------------+ ; Estimated Total logic elements ; 337 ; ; ; ; ; Total combinational functions ; 274 ; ; Logic element usage by number of LUT inputs ; ; ; -- 4 input functions ; 102 ; ; -- 3 input functions ; 65 ; ; -- <=2 input functions ; 107 ; ; ; ; ; Logic elements by mode ; ; ; -- normal mode ; 218 ; ; -- arithmetic mode ; 56 ; ; ; ; ; Total registers ; 226 ; ; -- Dedicated logic registers ; 218 ; ; -- I/O registers ; 16 ; ; ; ; ; I/O pins ; 139 ; ; ; ; ; Embedded Multiplier 9-bit elements ; 0 ; ; ; ; ; Total PLLs ; 2 ; ; -- PLLs ; 2 ; ; ; ; ; Maximum fan-out node ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|fast_clock ; ; Maximum fan-out ; 114 ; ; Total fan-out ; 1582 ; ; Average fan-out ; 1.90 ; +---------------------------------------------+----------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Analysis & Synthesis Resource Utilization by Entity ; +--------------------------------------------------------------+---------------------+---------------------------+-------------+--------------+---------+-----------+------+--------------+--------------------------------------------------------------------------------------------------------------------+---------------------------+--------------+ ; Compilation Hierarchy Node ; Combinational ALUTs ; Dedicated Logic Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name ; Entity Name ; Library Name ; +--------------------------------------------------------------+---------------------+---------------------------+-------------+--------------+---------+-----------+------+--------------+--------------------------------------------------------------------------------------------------------------------+---------------------------+--------------+ ; |max80 ; 274 (52) ; 218 (66) ; 0 ; 0 ; 0 ; 0 ; 139 ; 0 ; |max80 ; max80 ; work ; ; |hdmitx:hdmitx| ; 78 (0) ; 109 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx ; hdmitx ; work ; ; |altlvds_tx:ALTLVDS_TX_component| ; 78 (0) ; 109 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component ; altlvds_tx ; work ; ; |hdmitx_lvds_tx:auto_generated| ; 78 (20) ; 109 (60) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated ; hdmitx_lvds_tx ; work ; ; |hdmitx_cntr:cntr13| ; 8 (8) ; 3 (3) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13 ; hdmitx_cntr ; work ; ; |hdmitx_cntr:cntr2| ; 8 (8) ; 3 (3) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2 ; hdmitx_cntr ; work ; ; |hdmitx_ddio_out1:outclock_ddio| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out1:outclock_ddio ; hdmitx_ddio_out1 ; work ; ; |hdmitx_ddio_out:ddio_out| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out ; hdmitx_ddio_out ; work ; ; |hdmitx_shift_reg1:shift_reg23| ; 5 (5) ; 5 (5) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg24| ; 5 (5) ; 5 (5) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg25| ; 5 (5) ; 5 (5) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg26| ; 5 (5) ; 5 (5) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg27| ; 5 (5) ; 5 (5) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg28| ; 5 (5) ; 5 (5) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg:outclk_shift_h| ; 7 (7) ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h ; hdmitx_shift_reg ; work ; ; |hdmitx_shift_reg:outclk_shift_l| ; 5 (5) ; 6 (6) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l ; hdmitx_shift_reg ; work ; ; |pll:pll| ; 3 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|pll:pll ; pll ; work ; ; |altpll:altpll_component| ; 3 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|pll:pll|altpll:altpll_component ; altpll ; work ; ; |pll_altpll:auto_generated| ; 3 (3) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated ; pll_altpll ; work ; ; |pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5 ; pll_altpll_dyn_phase_le12 ; work ; ; |pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4 ; pll_altpll_dyn_phase_le1 ; work ; ; |pll_altpll_dyn_phase_le:altpll_dyn_phase_le2| ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le:altpll_dyn_phase_le2 ; pll_altpll_dyn_phase_le ; work ; ; |tmdsenc:hdmitmds[0].enc| ; 47 (47) ; 15 (15) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|tmdsenc:hdmitmds[0].enc ; tmdsenc ; work ; ; |tmdsenc:hdmitmds[1].enc| ; 47 (47) ; 14 (14) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|tmdsenc:hdmitmds[1].enc ; tmdsenc ; work ; ; |tmdsenc:hdmitmds[2].enc| ; 47 (47) ; 14 (14) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |max80|tmdsenc:hdmitmds[2].enc ; tmdsenc ; work ; +--------------------------------------------------------------+---------------------+---------------------------+-------------+--------------+---------+-----------+------+--------------+--------------------------------------------------------------------------------------------------------------------+---------------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Registers Removed During Synthesis ; +--------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------------+ ; Register name ; Reason for Removal ; +--------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------------+ ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[9] ; Stuck at GND due to stuck port data_in ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[9] ; Stuck at GND due to stuck port data_in ; ; tmdsenc:hdmitmds[2].enc|creg[0,1] ; Stuck at GND due to stuck port data_in ; ; tmdsenc:hdmitmds[1].enc|creg[0,1] ; Stuck at GND due to stuck port data_in ; ; tmdsenc:hdmitmds[0].enc|creg[0,1] ; Stuck at GND due to stuck port data_in ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|internal_phasestep ; Stuck at GND due to stuck port clock ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|phasedone_state ; Stuck at GND due to stuck port clock ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_internal_phasestep_reg ; Stuck at GND due to stuck port clock ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_lock_sync ; Stuck at VCC due to stuck port data_in ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[0..2] ; Stuck at GND due to stuck port clock ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr:phasestep_counter|counter_reg_bit[0,1] ; Stuck at GND due to stuck port clock ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[8] ; Stuck at GND due to stuck port data_in ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[8] ; Stuck at GND due to stuck port data_in ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[7] ; Stuck at GND due to stuck port data_in ; ; tmdsenc:hdmitmds[2].enc|dreg[7] ; Merged with dummydata[0] ; ; tmdsenc:hdmitmds[0].enc|dreg[0] ; Merged with dummydata[1] ; ; tmdsenc:hdmitmds[0].enc|dreg[1] ; Merged with dummydata[2] ; ; tmdsenc:hdmitmds[0].enc|dreg[2] ; Merged with dummydata[3] ; ; tmdsenc:hdmitmds[0].enc|dreg[3] ; Merged with dummydata[4] ; ; tmdsenc:hdmitmds[0].enc|dreg[4] ; Merged with dummydata[5] ; ; tmdsenc:hdmitmds[0].enc|dreg[5] ; Merged with dummydata[6] ; ; tmdsenc:hdmitmds[0].enc|dreg[6] ; Merged with dummydata[7] ; ; tmdsenc:hdmitmds[0].enc|dreg[7] ; Merged with dummydata[8] ; ; tmdsenc:hdmitmds[1].enc|dreg[0] ; Merged with dummydata[9] ; ; tmdsenc:hdmitmds[1].enc|dreg[1] ; Merged with dummydata[10] ; ; tmdsenc:hdmitmds[1].enc|dreg[2] ; Merged with dummydata[11] ; ; tmdsenc:hdmitmds[1].enc|dreg[3] ; Merged with dummydata[12] ; ; tmdsenc:hdmitmds[1].enc|dreg[4] ; Merged with dummydata[13] ; ; tmdsenc:hdmitmds[1].enc|dreg[5] ; Merged with dummydata[14] ; ; tmdsenc:hdmitmds[1].enc|dreg[6] ; Merged with dummydata[15] ; ; tmdsenc:hdmitmds[1].enc|dreg[7] ; Merged with dummydata[16] ; ; tmdsenc:hdmitmds[2].enc|dreg[0] ; Merged with dummydata[17] ; ; tmdsenc:hdmitmds[2].enc|dreg[1] ; Merged with dummydata[18] ; ; tmdsenc:hdmitmds[2].enc|dreg[2] ; Merged with dummydata[19] ; ; tmdsenc:hdmitmds[2].enc|dreg[3] ; Merged with dummydata[20] ; ; tmdsenc:hdmitmds[2].enc|dreg[4] ; Merged with dummydata[21] ; ; tmdsenc:hdmitmds[2].enc|dreg[5] ; Merged with dummydata[22] ; ; tmdsenc:hdmitmds[2].enc|dreg[6] ; Merged with dummydata[23] ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe1a ; Merged with hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[7] ; Merged with hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[6] ; ; tmdsenc:hdmitmds[1].enc|denreg ; Merged with tmdsenc:hdmitmds[0].enc|denreg ; ; tmdsenc:hdmitmds[2].enc|denreg ; Merged with tmdsenc:hdmitmds[0].enc|denreg ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[5] ; Merged with hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[6] ; ; Total Number of Removed Registers = 49 ; ; +--------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Removed Registers Triggering Further Register Optimizations ; +--------------------------------------------------------------------------------------------------------------------------+---------------------------+--------------------------------------------------------------------------------------------------------------------------+ ; Register name ; Reason for Removal ; Registers Removed due to This Register ; +--------------------------------------------------------------------------------------------------------------------------+---------------------------+--------------------------------------------------------------------------------------------------------------------------+ ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|internal_phasestep ; Stuck at GND ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_internal_phasestep_reg, ; ; ; due to stuck port clock ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[2], ; ; ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[0], ; ; ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[7] ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[9] ; Stuck at GND ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[8] ; ; ; due to stuck port data_in ; ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[9] ; Stuck at GND ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[8] ; ; ; due to stuck port data_in ; ; +--------------------------------------------------------------------------------------------------------------------------+---------------------------+--------------------------------------------------------------------------------------------------------------------------+ +------------------------------------------------------+ ; General Register Statistics ; +----------------------------------------------+-------+ ; Statistic ; Value ; +----------------------------------------------+-------+ ; Total registers ; 218 ; ; Number of registers using Synchronous Clear ; 18 ; ; Number of registers using Synchronous Load ; 9 ; ; Number of registers using Asynchronous Clear ; 85 ; ; Number of registers using Asynchronous Load ; 0 ; ; Number of registers using Clock Enable ; 39 ; ; Number of registers using Preset ; 0 ; +----------------------------------------------+-------+ +---------------------------------------------------+ ; Inverted Register Statistics ; +-----------------------------------------+---------+ ; Inverted Register ; Fan out ; +-----------------------------------------+---------+ ; tmdsenc:hdmitmds[2].enc|qreg[7] ; 1 ; ; tmdsenc:hdmitmds[0].enc|qreg[3] ; 1 ; ; tmdsenc:hdmitmds[1].enc|qreg[3] ; 1 ; ; dummydata[0] ; 5 ; ; dummydata[23] ; 5 ; ; dummydata[22] ; 6 ; ; dummydata[19] ; 7 ; ; tmdsenc:hdmitmds[0].enc|qreg[7] ; 1 ; ; dummydata[7] ; 5 ; ; dummydata[8] ; 5 ; ; dummydata[1] ; 11 ; ; dummydata[2] ; 6 ; ; tmdsenc:hdmitmds[1].enc|qreg[7] ; 1 ; ; dummydata[11] ; 7 ; ; dummydata[12] ; 6 ; ; dummydata[9] ; 11 ; ; dummydata[15] ; 5 ; ; dummydata[13] ; 7 ; ; dummydata[14] ; 6 ; ; tmdsenc:hdmitmds[2].enc|qreg[5] ; 1 ; ; tmdsenc:hdmitmds[2].enc|qreg[9] ; 1 ; ; tmdsenc:hdmitmds[0].enc|qreg[5] ; 1 ; ; tmdsenc:hdmitmds[1].enc|qreg[5] ; 1 ; ; tmdsenc:hdmitmds[0].enc|qreg[9] ; 1 ; ; tmdsenc:hdmitmds[1].enc|qreg[9] ; 1 ; ; tmdsenc:hdmitmds[2].enc|qreg[3] ; 1 ; ; Total number of inverted registers = 26 ; ; +-----------------------------------------+---------+ +------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Multiplexer Restructuring Statistics (Restructuring Performed) ; +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------+ ; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ; +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------+ ; 3:1 ; 5 bits ; 10 LEs ; 10 LEs ; 0 LEs ; Yes ; |max80|tmdsenc:hdmitmds[2].enc|qreg[4] ; ; 3:1 ; 5 bits ; 10 LEs ; 10 LEs ; 0 LEs ; Yes ; |max80|tmdsenc:hdmitmds[0].enc|qreg[2] ; ; 3:1 ; 5 bits ; 10 LEs ; 10 LEs ; 0 LEs ; Yes ; |max80|tmdsenc:hdmitmds[1].enc|qreg[4] ; ; 3:1 ; 3 bits ; 6 LEs ; 6 LEs ; 0 LEs ; Yes ; |max80|tmdsenc:hdmitmds[2].enc|qreg[5] ; ; 3:1 ; 3 bits ; 6 LEs ; 6 LEs ; 0 LEs ; Yes ; |max80|tmdsenc:hdmitmds[0].enc|qreg[5] ; ; 3:1 ; 3 bits ; 6 LEs ; 6 LEs ; 0 LEs ; Yes ; |max80|tmdsenc:hdmitmds[1].enc|qreg[7] ; ; 3:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |max80|tmdsenc:hdmitmds[2].enc|Add8 ; ; 3:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |max80|tmdsenc:hdmitmds[0].enc|Add8 ; ; 3:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |max80|tmdsenc:hdmitmds[1].enc|Add8 ; ; 4:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |max80|tmdsenc:hdmitmds[2].enc|Add8 ; ; 4:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |max80|tmdsenc:hdmitmds[0].enc|Add8 ; ; 4:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |max80|tmdsenc:hdmitmds[1].enc|Add8 ; +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------+ +----------------------------------------------------------------------------------+ ; Source assignments for pll:pll|altpll:altpll_component|pll_altpll:auto_generated ; +------------------------------+-------------+------+------------------------------+ ; Assignment ; Value ; From ; To ; +------------------------------+-------------+------+------------------------------+ ; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; - ; remap_decoy_le3a_0 ; ; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; - ; remap_decoy_le3a_1 ; ; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; - ; remap_decoy_le3a_2 ; ; IGNORE_LCELL_BUFFERS ; OFF ; - ; remap_decoy_le3a_0 ; ; IGNORE_LCELL_BUFFERS ; OFF ; - ; remap_decoy_le3a_1 ; ; IGNORE_LCELL_BUFFERS ; OFF ; - ; remap_decoy_le3a_2 ; ; REMOVE_REDUNDANT_LOGIC_CELLS ; OFF ; - ; remap_decoy_le3a_0 ; ; REMOVE_REDUNDANT_LOGIC_CELLS ; OFF ; - ; remap_decoy_le3a_1 ; ; REMOVE_REDUNDANT_LOGIC_CELLS ; OFF ; - ; remap_decoy_le3a_2 ; +------------------------------+-------------+------+------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------+ ; Source assignments for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le:altpll_dyn_phase_le2 ; +------------------------------+-------------+------+---------------------------------------------------------------------------+ ; Assignment ; Value ; From ; To ; +------------------------------+-------------+------+---------------------------------------------------------------------------+ ; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; - ; - ; ; REMOVE_REDUNDANT_LOGIC_CELLS ; OFF ; - ; - ; ; IGNORE_LCELL_BUFFERS ; OFF ; - ; - ; +------------------------------+-------------+------+---------------------------------------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------+ ; Source assignments for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4 ; +------------------------------+-------------+------+----------------------------------------------------------------------------+ ; Assignment ; Value ; From ; To ; +------------------------------+-------------+------+----------------------------------------------------------------------------+ ; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; - ; - ; ; REMOVE_REDUNDANT_LOGIC_CELLS ; OFF ; - ; - ; ; IGNORE_LCELL_BUFFERS ; OFF ; - ; - ; +------------------------------+-------------+------+----------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------+ ; Source assignments for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5 ; +------------------------------+-------------+------+-----------------------------------------------------------------------------+ ; Assignment ; Value ; From ; To ; +------------------------------+-------------+------+-----------------------------------------------------------------------------+ ; ADV_NETLIST_OPT_ALLOWED ; NEVER_ALLOW ; - ; - ; ; REMOVE_REDUNDANT_LOGIC_CELLS ; OFF ; - ; - ; ; IGNORE_LCELL_BUFFERS ; OFF ; - ; - ; +------------------------------+-------------+------+-----------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------------------+ ; Source assignments for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated ; +-----------------+-------+------+-------------------------------------------------------------------+ ; Assignment ; Value ; From ; To ; +-----------------+-------+------+-------------------------------------------------------------------+ ; AUTO_MERGE_PLLS ; OFF ; - ; lvds_tx_pll ; +-----------------+-------+------+-------------------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------+ ; Source assignments for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out ; +-----------------------------+---------+------+------------------------------------------------------------------------------+ ; Assignment ; Value ; From ; To ; +-----------------------------+---------+------+------------------------------------------------------------------------------+ ; SYNCHRONIZER_IDENTIFICATION ; OFF ; - ; - ; ; ADV_NETLIST_OPT_ALLOWED ; DEFAULT ; - ; - ; +-----------------------------+---------+------+------------------------------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------+ ; Source assignments for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out1:outclock_ddio ; +-----------------------------+---------+------+------------------------------------------------------------------------------------+ ; Assignment ; Value ; From ; To ; +-----------------------------+---------+------+------------------------------------------------------------------------------------+ ; SYNCHRONIZER_IDENTIFICATION ; OFF ; - ; - ; ; ADV_NETLIST_OPT_ALLOWED ; DEFAULT ; - ; - ; +-----------------------------+---------+------+------------------------------------------------------------------------------------+ +-----------------------------------------------------------------------+ ; Parameter Settings for User Entity Instance: Top-level Entity: |max80 ; +------------------+--------+-------------------------------------------+ ; Parameter Name ; Value ; Type ; +------------------+--------+-------------------------------------------+ ; mosfet_installed ; 000000 ; Unsigned Binary ; ; reset_pow2 ; 12 ; Signed Integer ; +------------------+--------+-------------------------------------------+ Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". +------------------------------------------------------------------------------+ ; Parameter Settings for User Entity Instance: pll:pll|altpll:altpll_component ; +-------------------------------+-----------------------+----------------------+ ; Parameter Name ; Value ; Type ; +-------------------------------+-----------------------+----------------------+ ; OPERATION_MODE ; NORMAL ; Untyped ; ; PLL_TYPE ; AUTO ; Untyped ; ; LPM_HINT ; CBX_MODULE_PREFIX=pll ; Untyped ; ; QUALIFY_CONF_DONE ; OFF ; Untyped ; ; COMPENSATE_CLOCK ; CLK0 ; Untyped ; ; SCAN_CHAIN ; LONG ; Untyped ; ; PRIMARY_CLOCK ; INCLK0 ; Untyped ; ; INCLK0_INPUT_FREQUENCY ; 20833 ; Signed Integer ; ; INCLK1_INPUT_FREQUENCY ; 0 ; Untyped ; ; GATE_LOCK_SIGNAL ; NO ; Untyped ; ; GATE_LOCK_COUNTER ; 0 ; Untyped ; ; LOCK_HIGH ; 1 ; Untyped ; ; LOCK_LOW ; 1 ; Untyped ; ; VALID_LOCK_MULTIPLIER ; 1 ; Untyped ; ; INVALID_LOCK_MULTIPLIER ; 5 ; Untyped ; ; SWITCH_OVER_ON_LOSSCLK ; OFF ; Untyped ; ; SWITCH_OVER_ON_GATED_LOCK ; OFF ; Untyped ; ; ENABLE_SWITCH_OVER_COUNTER ; OFF ; Untyped ; ; SKIP_VCO ; OFF ; Untyped ; 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VCO_RANGE_DETECTOR_LOW_BITS ; UNUSED ; Untyped ; ; VCO_RANGE_DETECTOR_HIGH_BITS ; UNUSED ; Untyped ; ; DPA_MULTIPLY_BY ; 0 ; Untyped ; ; DPA_DIVIDE_BY ; 1 ; Untyped ; ; DPA_DIVIDER ; 0 ; Untyped ; ; EXTCLK3_MULTIPLY_BY ; 1 ; Untyped ; ; EXTCLK2_MULTIPLY_BY ; 1 ; Untyped ; ; EXTCLK1_MULTIPLY_BY ; 1 ; Untyped ; ; EXTCLK0_MULTIPLY_BY ; 1 ; Untyped ; ; EXTCLK3_DIVIDE_BY ; 1 ; Untyped ; ; EXTCLK2_DIVIDE_BY ; 1 ; Untyped ; ; EXTCLK1_DIVIDE_BY ; 1 ; Untyped ; ; EXTCLK0_DIVIDE_BY ; 1 ; Untyped ; ; EXTCLK3_PHASE_SHIFT ; 0 ; Untyped ; ; EXTCLK2_PHASE_SHIFT ; 0 ; Untyped ; ; EXTCLK1_PHASE_SHIFT ; 0 ; Untyped ; ; EXTCLK0_PHASE_SHIFT ; 0 ; Untyped ; ; EXTCLK3_TIME_DELAY ; 0 ; Untyped ; ; EXTCLK2_TIME_DELAY ; 0 ; Untyped ; ; EXTCLK1_TIME_DELAY ; 0 ; Untyped ; ; EXTCLK0_TIME_DELAY ; 0 ; Untyped ; ; EXTCLK3_DUTY_CYCLE ; 50 ; Untyped ; ; EXTCLK2_DUTY_CYCLE ; 50 ; Untyped ; ; EXTCLK1_DUTY_CYCLE ; 50 ; Untyped ; ; EXTCLK0_DUTY_CYCLE ; 50 ; Untyped ; ; VCO_MULTIPLY_BY ; 0 ; Untyped ; ; VCO_DIVIDE_BY ; 0 ; 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Untyped ; ; PORT_EXTCLKENA1 ; PORT_CONNECTIVITY ; Untyped ; ; PORT_EXTCLKENA2 ; PORT_CONNECTIVITY ; Untyped ; ; PORT_EXTCLKENA3 ; PORT_CONNECTIVITY ; Untyped ; ; PORT_EXTCLK0 ; PORT_UNUSED ; Untyped ; ; PORT_EXTCLK1 ; PORT_UNUSED ; Untyped ; ; PORT_EXTCLK2 ; PORT_UNUSED ; Untyped ; ; PORT_EXTCLK3 ; PORT_UNUSED ; Untyped ; ; PORT_CLKBAD0 ; PORT_UNUSED ; Untyped ; ; PORT_CLKBAD1 ; PORT_UNUSED ; Untyped ; ; PORT_CLK0 ; PORT_USED ; Untyped ; ; PORT_CLK1 ; PORT_USED ; Untyped ; ; PORT_CLK2 ; PORT_USED ; Untyped ; ; PORT_CLK3 ; PORT_UNUSED ; Untyped ; ; PORT_CLK4 ; PORT_UNUSED ; Untyped ; ; PORT_CLK5 ; PORT_UNUSED ; Untyped ; ; PORT_CLK6 ; PORT_UNUSED ; Untyped ; ; PORT_CLK7 ; PORT_UNUSED ; Untyped ; ; PORT_CLK8 ; PORT_UNUSED ; Untyped ; ; PORT_CLK9 ; PORT_UNUSED ; Untyped ; ; PORT_SCANDATA ; PORT_UNUSED ; Untyped ; ; PORT_SCANDATAOUT ; PORT_UNUSED ; Untyped ; ; PORT_SCANDONE ; PORT_UNUSED ; Untyped ; ; PORT_SCLKOUT1 ; PORT_CONNECTIVITY ; Untyped ; ; PORT_SCLKOUT0 ; PORT_CONNECTIVITY ; Untyped ; ; PORT_ACTIVECLOCK ; PORT_UNUSED ; Untyped ; ; PORT_CLKLOSS ; PORT_UNUSED ; Untyped ; ; PORT_INCLK1 ; PORT_UNUSED ; Untyped ; ; PORT_INCLK0 ; PORT_USED ; Untyped ; ; PORT_FBIN ; PORT_UNUSED ; Untyped ; ; PORT_PLLENA ; PORT_UNUSED ; Untyped ; ; PORT_CLKSWITCH ; PORT_UNUSED ; Untyped ; ; PORT_ARESET ; PORT_USED ; Untyped ; ; PORT_PFDENA ; PORT_UNUSED ; Untyped ; ; PORT_SCANCLK ; PORT_USED ; Untyped ; ; PORT_SCANACLR ; PORT_UNUSED ; Untyped ; ; PORT_SCANREAD ; PORT_UNUSED ; Untyped ; ; PORT_SCANWRITE ; PORT_UNUSED ; Untyped ; ; PORT_ENABLE0 ; PORT_CONNECTIVITY ; Untyped ; ; PORT_ENABLE1 ; PORT_CONNECTIVITY ; Untyped ; ; PORT_LOCKED ; PORT_USED ; Untyped ; ; PORT_CONFIGUPDATE ; PORT_UNUSED ; Untyped ; ; PORT_FBOUT ; PORT_CONNECTIVITY ; Untyped ; ; PORT_PHASEDONE ; PORT_USED ; Untyped ; ; PORT_PHASESTEP ; PORT_USED ; Untyped ; ; PORT_PHASEUPDOWN ; PORT_USED ; Untyped ; ; PORT_SCANCLKENA ; PORT_UNUSED ; Untyped ; ; PORT_PHASECOUNTERSELECT ; PORT_USED ; Untyped ; ; PORT_VCOOVERRANGE ; PORT_CONNECTIVITY ; Untyped ; ; PORT_VCOUNDERRANGE ; PORT_CONNECTIVITY ; Untyped ; ; M_TEST_SOURCE ; 5 ; Untyped ; ; C0_TEST_SOURCE ; 5 ; Untyped ; ; C1_TEST_SOURCE ; 5 ; Untyped ; ; C2_TEST_SOURCE ; 5 ; Untyped ; ; C3_TEST_SOURCE ; 5 ; Untyped ; ; C4_TEST_SOURCE ; 5 ; Untyped ; ; C5_TEST_SOURCE ; 5 ; Untyped ; ; C6_TEST_SOURCE ; 5 ; Untyped ; ; C7_TEST_SOURCE ; 5 ; Untyped ; ; C8_TEST_SOURCE ; 5 ; Untyped ; ; C9_TEST_SOURCE ; 5 ; Untyped ; ; CBXI_PARAMETER ; pll_altpll ; Untyped ; ; VCO_FREQUENCY_CONTROL ; AUTO ; Untyped ; ; VCO_PHASE_SHIFT_STEP ; 0 ; Untyped ; ; WIDTH_CLOCK ; 5 ; Signed Integer ; ; WIDTH_PHASECOUNTERSELECT ; 3 ; Signed Integer ; ; USING_FBMIMICBIDIR_PORT ; OFF ; Untyped ; ; DEVICE_FAMILY ; Cyclone IV E ; Untyped ; ; SCAN_CHAIN_MIF_FILE ; UNUSED ; Untyped ; ; SIM_GATE_LOCK_DEVICE_BEHAVIOR ; OFF ; Untyped ; ; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; ; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; ; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; ; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; +-------------------------------+-----------------------+----------------------+ Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". +----------------------------------------------------------------------+ ; Parameter Settings for User Entity Instance: transpose:hdmitranspose ; +----------------+-------+---------------------------------------------+ ; Parameter Name ; Value ; Type ; +----------------+-------+---------------------------------------------+ ; words ; 3 ; Signed Integer ; ; bits ; 10 ; Signed Integer ; ; reverse_w ; 0 ; Signed Integer ; ; reverse_b ; 1 ; Signed Integer ; ; reg_d ; 0 ; Signed Integer ; ; reg_q ; 0 ; Signed Integer ; ; transpose ; 1 ; Signed Integer ; +----------------+-------+---------------------------------------------+ Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". +-----------------------------------------------------------------------------------+ ; Parameter Settings for User Entity Instance: transpose:hdmitranspose|condreg:dreg ; +----------------+-------+----------------------------------------------------------+ ; Parameter Name ; Value ; Type ; +----------------+-------+----------------------------------------------------------+ ; bits ; 30 ; Signed Integer ; ; register ; 0 ; Signed Integer ; +----------------+-------+----------------------------------------------------------+ Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". +-----------------------------------------------------------------------------------+ ; Parameter Settings for User Entity Instance: transpose:hdmitranspose|condreg:qreg ; +----------------+-------+----------------------------------------------------------+ ; Parameter Name ; Value ; Type ; +----------------+-------+----------------------------------------------------------+ ; bits ; 30 ; Signed Integer ; ; register ; 0 ; Signed Integer ; +----------------+-------+----------------------------------------------------------+ Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". +--------------------------------------------------------------------------------------------+ ; Parameter Settings for User Entity Instance: hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component ; +-----------------------------+----------------+---------------------------------------------+ ; Parameter Name ; Value ; Type ; +-----------------------------+----------------+---------------------------------------------+ ; AUTO_CARRY_CHAINS ; ON ; AUTO_CARRY ; ; IGNORE_CARRY_BUFFERS ; OFF ; IGNORE_CARRY ; ; AUTO_CASCADE_CHAINS ; ON ; AUTO_CASCADE ; ; IGNORE_CASCADE_BUFFERS ; OFF ; IGNORE_CASCADE ; ; NUMBER_OF_CHANNELS ; 3 ; Signed Integer ; ; DESERIALIZATION_FACTOR ; 10 ; Signed Integer ; ; REGISTERED_INPUT ; TX_CORECLK ; Untyped ; ; MULTI_CLOCK ; OFF ; Untyped ; ; INCLOCK_PERIOD ; 27778 ; Signed Integer ; ; OUTCLOCK_DIVIDE_BY ; 10 ; Signed Integer ; ; INCLOCK_BOOST ; 0 ; Signed Integer ; ; CENTER_ALIGN_MSB ; UNUSED ; Untyped ; ; INTENDED_DEVICE_FAMILY ; Cyclone IV E ; Untyped ; ; DEVICE_FAMILY ; Cyclone IV E ; Untyped ; ; OUTPUT_DATA_RATE ; 360 ; Signed Integer ; ; INCLOCK_DATA_ALIGNMENT ; EDGE_ALIGNED ; Untyped ; ; OUTCLOCK_ALIGNMENT ; EDGE_ALIGNED ; Untyped ; ; INCLOCK_PHASE_SHIFT ; 0 ; Signed Integer ; ; OUTCLOCK_PHASE_SHIFT ; 0 ; Signed Integer ; ; COMMON_RX_TX_PLL ; OFF ; Untyped ; ; OUTCLOCK_RESOURCE ; AUTO ; Untyped ; ; USE_EXTERNAL_PLL ; OFF ; Untyped ; ; PREEMPHASIS_SETTING ; 0 ; Signed Integer ; ; VOD_SETTING ; 0 ; Signed Integer ; ; DIFFERENTIAL_DRIVE ; 0 ; Signed Integer ; ; CORECLOCK_DIVIDE_BY ; 2 ; Signed Integer ; ; ENABLE_CLK_LATENCY ; OFF ; Untyped ; ; OUTCLOCK_DUTY_CYCLE ; 50 ; Signed Integer ; ; PLL_BANDWIDTH_TYPE ; AUTO ; Untyped ; ; IMPLEMENT_IN_LES ; ON ; Untyped ; ; PLL_SELF_RESET_ON_LOSS_LOCK ; ON ; Untyped ; ; CBXI_PARAMETER ; hdmitx_lvds_tx ; Untyped ; +-----------------------------+----------------+---------------------------------------------+ Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off". +-----------------------------------------------------------------+ ; altpll Parameter Settings by Entity Instance ; +-------------------------------+---------------------------------+ ; Name ; Value ; +-------------------------------+---------------------------------+ ; Number of entity instances ; 1 ; ; Entity Instance ; pll:pll|altpll:altpll_component ; ; -- OPERATION_MODE ; NORMAL ; ; -- PLL_TYPE ; AUTO ; ; -- PRIMARY_CLOCK ; INCLK0 ; ; -- INCLK0_INPUT_FREQUENCY ; 20833 ; ; -- INCLK1_INPUT_FREQUENCY ; 0 ; ; -- VCO_MULTIPLY_BY ; 0 ; ; -- VCO_DIVIDE_BY ; 0 ; +-------------------------------+---------------------------------+ +---------------------------------------------------------+ ; Port Connectivity Checks: "hdmitx:hdmitx" ; +------------+--------+----------+------------------------+ ; Port ; Type ; Severity ; Details ; +------------+--------+----------+------------------------+ ; pll_areset ; Input ; Info ; Stuck at GND ; ; tx_locked ; Output ; Info ; Explicitly unconnected ; +------------+--------+----------+------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Port Connectivity Checks: "transpose:hdmitranspose" ; +------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ ; Port ; Type ; Severity ; Details ; +------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ ; clk ; Input ; Warning ; Declared by entity but not connected by instance. If a default value exists, it will be used. Otherwise, the port will be connected to GND. ; +------+-------+----------+----------------------------------------------------------------------------------------------------------------------------------------------+ +-----------------------------------------------------+ ; Port Connectivity Checks: "tmdsenc:hdmitmds[2].enc" ; +------+-------+----------+---------------------------+ ; Port ; Type ; Severity ; Details ; +------+-------+----------+---------------------------+ ; den ; Input ; Info ; Stuck at VCC ; ; c ; Input ; Info ; Stuck at GND ; +------+-------+----------+---------------------------+ +-----------------------------------------------------+ ; Port Connectivity Checks: "tmdsenc:hdmitmds[1].enc" ; +------+-------+----------+---------------------------+ ; Port ; Type ; Severity ; Details ; +------+-------+----------+---------------------------+ ; den ; Input ; Info ; Stuck at VCC ; ; c ; Input ; Info ; Stuck at GND ; +------+-------+----------+---------------------------+ +-----------------------------------------------------+ ; Port Connectivity Checks: "tmdsenc:hdmitmds[0].enc" ; +------+-------+----------+---------------------------+ ; Port ; Type ; Severity ; Details ; +------+-------+----------+---------------------------+ ; den ; Input ; Info ; Stuck at VCC ; ; c ; Input ; Info ; Stuck at GND ; +------+-------+----------+---------------------------+ +-----------------------------------------------------------------+ ; Port Connectivity Checks: "pll:pll" ; +--------------------+--------+----------+------------------------+ ; Port ; Type ; Severity ; Details ; +--------------------+--------+----------+------------------------+ ; areset ; Input ; Info ; Stuck at GND ; ; phasestep ; Input ; Info ; Stuck at GND ; ; phasecounterselect ; Input ; Info ; Stuck at GND ; ; phaseupdown ; Input ; Info ; Stuck at VCC ; ; scanclk ; Input ; Info ; Stuck at GND ; ; phasedone ; Output ; Info ; Explicitly unconnected ; +--------------------+--------+----------+------------------------+ +-----------------------------------------------------+ ; Post-Synthesis Netlist Statistics for Top Partition ; +-----------------------+-----------------------------+ ; Type ; Count ; +-----------------------+-----------------------------+ ; boundary_port ; 139 ; ; cycloneiii_ddio_out ; 4 ; ; cycloneiii_ff ; 218 ; ; CLR ; 46 ; ; CLR SCLR ; 18 ; ; CLR SLD ; 9 ; ; ENA ; 27 ; ; ENA CLR ; 12 ; ; plain ; 106 ; ; cycloneiii_io_obuf ; 58 ; ; cycloneiii_lcell_comb ; 278 ; ; arith ; 56 ; ; 2 data inputs ; 39 ; ; 3 data inputs ; 17 ; ; normal ; 222 ; ; 0 data inputs ; 8 ; ; 1 data inputs ; 24 ; ; 2 data inputs ; 37 ; ; 3 data inputs ; 48 ; ; 4 data inputs ; 105 ; ; cycloneiii_pll ; 2 ; ; ; ; ; Max LUT depth ; 7.20 ; ; Average LUT depth ; 2.81 ; +-----------------------+-----------------------------+ +-------------------------------+ ; Elapsed Time Per Partition ; +----------------+--------------+ ; Partition Name ; Elapsed Time ; +----------------+--------------+ ; Top ; 00:00:00 ; +----------------+--------------+ +--------------------------------+ ; Analysis & Synthesis Equations ; +--------------------------------+ The equations can be found in /home/hpa/abc80/max80/blinktest/output_files/max80.map.eqn. +-------------------------------+ ; Analysis & Synthesis Messages ; +-------------------------------+ Info: ******************************************************************* Info: Running Quartus Prime Analysis & Synthesis Info: Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition Info: Processing started: Fri Aug 6 20:12:35 2021 Info: Command: quartus_map --lower_priority --read_settings_files=on --write_settings_files=off max80 -c max80 Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance. Info (20030): Parallel compilation is enabled and will use 8 of the 8 processors detected Info (12021): Found 1 design units, including 1 entities, in source file ip/hdmitx.v Info (12023): Found entity 1: hdmitx File: /home/hpa/abc80/max80/blinktest/ip/hdmitx.v Line: 40 Info (12021): Found 1 design units, including 1 entities, in source file ip/pll.v Info (12023): Found entity 1: pll File: /home/hpa/abc80/max80/blinktest/ip/pll.v Line: 40 Info (12021): Found 3 design units, including 3 entities, in source file transpose.sv Info (12023): Found entity 1: condreg File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 4 Info (12023): Found entity 2: transpose File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 35 Info (12023): Found entity 3: reverse File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 79 Warning (12019): Can't analyze file -- file syncho.sv is missing Warning (10229): Verilog HDL Expression warning at tmdsenc.sv(84): truncated literal to match 10 bits File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 84 Warning (10259): Verilog HDL error at tmdsenc.sv(93): constant value overflow File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 93 Warning (10229): Verilog HDL Expression warning at tmdsenc.sv(117): truncated literal to match 10 bits File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 117 Info (12021): Found 1 design units, including 1 entities, in source file tmdsenc.sv Info (12023): Found entity 1: tmdsenc File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 73 Info (12021): Found 1 design units, including 1 entities, in source file max80.sv Info (12023): Found entity 1: max80 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 11 Warning (10236): Verilog HDL Implicit Net warning at max80.sv(185): created implicit net for "hdmi_sck" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 185 Info (12127): Elaborating entity "max80" for the top level hierarchy Warning (10036): Verilog HDL or VHDL warning at max80.sv(185): object "hdmi_sck" assigned a value but never read File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 185 Warning (10036): Verilog HDL or VHDL warning at max80.sv(217): object "abc_xmemrd" assigned a value but never read File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 217 Warning (10036): Verilog HDL or VHDL warning at max80.sv(218): object "abc_xmemwr" assigned a value but never read File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 218 Warning (10036): Verilog HDL or VHDL warning at max80.sv(221): object "abc_iord" assigned a value but never read File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 221 Warning (10036): Verilog HDL or VHDL warning at max80.sv(222): object "abc_iowr" assigned a value but never read File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 222 Warning (10858): Verilog HDL warning at max80.sv(225): object abc_wait used but never assigned File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 225 Warning (10858): Verilog HDL warning at max80.sv(226): object abc_resin used but never assigned File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 226 Warning (10858): Verilog HDL warning at max80.sv(227): object abc_int used but never assigned File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 227 Warning (10858): Verilog HDL warning at max80.sv(228): object abc_nmi used but never assigned File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 228 Warning (10858): Verilog HDL warning at max80.sv(229): object abc_xm used but never assigned File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 229 Warning (10036): Verilog HDL or VHDL warning at max80.sv(268): object "exth_d" assigned a value but never read File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 268 Warning (10230): Verilog HDL assignment warning at max80.sv(156): truncated value with size 30 to match size of target (24) File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 156 Warning (10040): Verilog HDL or VHDL arithmetic warning at max80.sv(299): loss of carry in addition or borrow in subtraction File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 299 Warning (10030): Net "abc_wait" at max80.sv(225) has no driver or initial value, using a default initial value '0' File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 225 Warning (10030): Net "abc_resin" at max80.sv(226) has no driver or initial value, using a default initial value '0' File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 226 Warning (10030): Net "abc_int" at max80.sv(227) has no driver or initial value, using a default initial value '0' File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 227 Warning (10030): Net "abc_nmi" at max80.sv(228) has no driver or initial value, using a default initial value '0' File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 228 Warning (10030): Net "abc_xm" at max80.sv(229) has no driver or initial value, using a default initial value '0' File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 229 Warning (10034): Output port "abc_d_oe" at max80.sv(19) has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 19 Warning (10034): Output port "abc_master" at max80.sv(38) has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 38 Warning (10034): Output port "abc_a_oe" at max80.sv(39) has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 39 Warning (10034): Output port "abc_d_ce_n" at max80.sv(41) has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 41 Warning (10034): Output port "flash_cs_n" at max80.sv(80) has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 80 Warning (10034): Output port "flash_clk" at max80.sv(81) has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 81 Warning (10034): Output port "flash_mosi" at max80.sv(82) has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 82 Warning (10862): input port "abc_a" at max80.sv(17) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (10863): bidir port "abc_d" at max80.sv(18) has no fan-in File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (10862): bidir port "abc_d" at max80.sv(18) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (10862): input port "abc_out_n" at max80.sv(22) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Warning (10862): input port "abc_inp_n" at max80.sv(23) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 23 Warning (10862): bidir port "sr_dq" at max80.sv(60) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (10862): bidir port "sd_dat" at max80.sv(70) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Warning (10862): bidir port "gpio" at max80.sv(106) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Warning (10862): input port "abc_clk" at max80.sv(16) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 16 Warning (10862): input port "abc_rst_n" at max80.sv(20) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 20 Warning (10862): input port "abc_cs_n" at max80.sv(21) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 21 Warning (10862): input port "abc_xmemfl_n" at max80.sv(24) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 24 Warning (10862): input port "abc_xmemw800_n" at max80.sv(25) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 25 Warning (10862): input port "abc_xmemw80_n" at max80.sv(26) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 26 Warning (10862): bidir port "exth_ha" at max80.sv(46) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 46 Warning (10862): bidir port "exth_hb" at max80.sv(47) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 47 Warning (10862): input port "exth_hc" at max80.sv(48) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 48 Warning (10862): bidir port "exth_hd" at max80.sv(49) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 49 Warning (10862): bidir port "exth_he" at max80.sv(50) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 50 Warning (10862): bidir port "exth_hf" at max80.sv(51) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 51 Warning (10862): bidir port "exth_hg" at max80.sv(52) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 52 Warning (10862): input port "exth_hh" at max80.sv(53) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 53 Warning (10862): input port "tty_txd" at max80.sv(73) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 73 Warning (10862): input port "tty_rts" at max80.sv(75) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 75 Warning (10862): input port "tty_dtr" at max80.sv(77) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 77 Warning (10862): input port "flash_miso" at max80.sv(83) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 83 Warning (10862): bidir port "spi_clk" at max80.sv(86) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 86 Warning (10862): bidir port "spi_miso" at max80.sv(87) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 87 Warning (10862): bidir port "spi_mosi" at max80.sv(88) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 88 Warning (10862): bidir port "spi_cs_esp_n" at max80.sv(89) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 89 Warning (10862): bidir port "spi_cs_flash_n" at max80.sv(90) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 90 Warning (10862): bidir port "esp_io0" at max80.sv(93) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 93 Warning (10862): bidir port "esp_int" at max80.sv(94) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 94 Warning (10862): bidir port "i2c_scl" at max80.sv(97) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 97 Warning (10862): bidir port "i2c_sda" at max80.sv(98) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 98 Warning (10862): input port "rtc_32khz" at max80.sv(99) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 99 Warning (10862): input port "rtc_int_n" at max80.sv(100) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 100 Warning (10862): bidir port "hdmi_scl" at max80.sv(111) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 111 Warning (10863): bidir port "hdmi_sda" at max80.sv(112) has no fan-in File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 112 Warning (10862): bidir port "hdmi_sda" at max80.sv(112) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 112 Warning (10862): bidir port "hdmi_hpd" at max80.sv(114) has no fan-out File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 114 Info (12128): Elaborating entity "pll" for hierarchy "pll:pll" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 140 Info (12128): Elaborating entity "altpll" for hierarchy "pll:pll|altpll:altpll_component" File: /home/hpa/abc80/max80/blinktest/ip/pll.v Line: 127 Info (12130): Elaborated megafunction instantiation "pll:pll|altpll:altpll_component" File: /home/hpa/abc80/max80/blinktest/ip/pll.v Line: 127 Info (12133): Instantiated megafunction "pll:pll|altpll:altpll_component" with the following parameter: File: /home/hpa/abc80/max80/blinktest/ip/pll.v Line: 127 Info (12134): Parameter "bandwidth_type" = "HIGH" Info (12134): Parameter "clk0_divide_by" = "1" Info (12134): Parameter "clk0_duty_cycle" = "50" Info (12134): Parameter "clk0_multiply_by" = "2" Info (12134): Parameter "clk0_phase_shift" = "0" Info (12134): Parameter "clk1_divide_by" = "1" Info (12134): Parameter "clk1_duty_cycle" = "50" Info (12134): Parameter "clk1_multiply_by" = "2" Info (12134): Parameter "clk1_phase_shift" = "0" Info (12134): Parameter "clk2_divide_by" = "4" Info (12134): Parameter "clk2_duty_cycle" = "50" Info (12134): Parameter "clk2_multiply_by" = "3" Info (12134): Parameter "clk2_phase_shift" = "0" Info (12134): Parameter "compensate_clock" = "CLK0" Info (12134): Parameter "inclk0_input_frequency" = "20833" Info (12134): Parameter "intended_device_family" = "Cyclone IV E" Info (12134): Parameter "lpm_hint" = "CBX_MODULE_PREFIX=pll" Info (12134): Parameter "lpm_type" = "altpll" Info (12134): Parameter "operation_mode" = "NORMAL" Info (12134): Parameter "pll_type" = "AUTO" Info (12134): Parameter "port_activeclock" = "PORT_UNUSED" Info (12134): Parameter "port_areset" = "PORT_USED" Info (12134): Parameter "port_clkbad0" = "PORT_UNUSED" Info (12134): Parameter "port_clkbad1" = "PORT_UNUSED" Info (12134): Parameter "port_clkloss" = "PORT_UNUSED" Info (12134): Parameter "port_clkswitch" = "PORT_UNUSED" Info (12134): Parameter "port_configupdate" = "PORT_UNUSED" Info (12134): Parameter "port_fbin" = "PORT_UNUSED" Info (12134): Parameter "port_inclk0" = "PORT_USED" Info (12134): Parameter "port_inclk1" = "PORT_UNUSED" Info (12134): Parameter "port_locked" = "PORT_USED" Info (12134): Parameter "port_pfdena" = "PORT_UNUSED" Info (12134): Parameter "port_phasecounterselect" = "PORT_USED" Info (12134): Parameter "port_phasedone" = "PORT_USED" Info (12134): Parameter "port_phasestep" = "PORT_USED" Info (12134): Parameter "port_phaseupdown" = "PORT_USED" Info (12134): Parameter "port_pllena" = "PORT_UNUSED" Info (12134): Parameter "port_scanaclr" = "PORT_UNUSED" Info (12134): Parameter "port_scanclk" = "PORT_USED" Info (12134): Parameter "port_scanclkena" = "PORT_UNUSED" Info (12134): Parameter "port_scandata" = "PORT_UNUSED" Info (12134): Parameter "port_scandataout" = "PORT_UNUSED" Info (12134): Parameter "port_scandone" = "PORT_UNUSED" Info (12134): Parameter "port_scanread" = "PORT_UNUSED" Info (12134): Parameter "port_scanwrite" = "PORT_UNUSED" Info (12134): Parameter "port_clk0" = "PORT_USED" Info (12134): Parameter "port_clk1" = "PORT_USED" Info (12134): Parameter "port_clk2" = "PORT_USED" Info (12134): Parameter "port_clk3" = "PORT_UNUSED" Info (12134): Parameter "port_clk4" = "PORT_UNUSED" Info (12134): Parameter "port_clk5" = "PORT_UNUSED" Info (12134): Parameter "port_clkena0" = "PORT_UNUSED" Info (12134): Parameter "port_clkena1" = "PORT_UNUSED" Info (12134): Parameter "port_clkena2" = "PORT_UNUSED" Info (12134): Parameter "port_clkena3" = "PORT_UNUSED" Info (12134): Parameter "port_clkena4" = "PORT_UNUSED" Info (12134): Parameter "port_clkena5" = "PORT_UNUSED" Info (12134): Parameter "port_extclk0" = "PORT_UNUSED" Info (12134): Parameter "port_extclk1" = "PORT_UNUSED" Info (12134): Parameter "port_extclk2" = "PORT_UNUSED" Info (12134): Parameter "port_extclk3" = "PORT_UNUSED" Info (12134): Parameter "self_reset_on_loss_lock" = "ON" Info (12134): Parameter "width_clock" = "5" Info (12134): Parameter "width_phasecounterselect" = "3" Info (12021): Found 8 design units, including 8 entities, in source file db/pll_altpll.v Info (12023): Found entity 1: pll_altpll_dyn_phase_le File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 35 Info (12023): Found entity 2: pll_altpll_dyn_phase_le1 File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 78 Info (12023): Found entity 3: pll_altpll_dyn_phase_le12 File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 121 Info (12023): Found entity 4: pll_cmpr File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 171 Info (12023): Found entity 5: pll_cntr File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 205 Info (12023): Found entity 6: pll_cmpr1 File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 309 Info (12023): Found entity 7: pll_cntr1 File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 343 Info (12023): Found entity 8: pll_altpll File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 446 Info (12128): Elaborating entity "pll_altpll" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated" File: /opt/altera/20.1/quartus/libraries/megafunctions/altpll.tdf Line: 898 Info (12128): Elaborating entity "pll_altpll_dyn_phase_le" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le:altpll_dyn_phase_le2" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 509 Warning (10862): input port "datad" at pll_altpll.v(46) has no fan-out File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 46 Info (12128): Elaborating entity "pll_altpll_dyn_phase_le1" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 516 Warning (10862): input port "datad" at pll_altpll.v(89) has no fan-out File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 89 Info (12128): Elaborating entity "pll_altpll_dyn_phase_le12" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 523 Warning (10862): input port "datad" at pll_altpll.v(132) has no fan-out File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 132 Info (12128): Elaborating entity "pll_cntr" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr:phasestep_counter" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 567 Info (12128): Elaborating entity "pll_cmpr" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr:phasestep_counter|pll_cmpr:cmpr12" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 273 Info (12128): Elaborating entity "pll_cntr1" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 573 Info (12128): Elaborating entity "pll_cmpr1" for hierarchy "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|pll_cmpr1:cmpr14" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 421 Info (12128): Elaborating entity "tmdsenc" for hierarchy "tmdsenc:hdmitmds[0].enc" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 180 Warning (10040): Verilog HDL or VHDL arithmetic warning at tmdsenc.sv(92): loss of carry in addition or borrow in subtraction File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 92 Warning (10040): Verilog HDL or VHDL arithmetic warning at tmdsenc.sv(134): loss of carry in addition or borrow in subtraction File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 134 Warning (10040): Verilog HDL or VHDL arithmetic warning at tmdsenc.sv(135): loss of carry in addition or borrow in subtraction File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 135 Warning (10040): Verilog HDL or VHDL arithmetic warning at tmdsenc.sv(140): loss of carry in addition or borrow in subtraction File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 140 Warning (10040): Verilog HDL or VHDL arithmetic warning at tmdsenc.sv(145): loss of carry in addition or borrow in subtraction File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 145 Info (12128): Elaborating entity "transpose" for hierarchy "transpose:hdmitranspose" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 197 Warning (10269): Verilog HDL conditional expression warning at transpose.sv(64): expression is wider than one bit File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 64 Warning (10269): Verilog HDL conditional expression warning at transpose.sv(65): expression is wider than one bit File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 65 Warning (10269): Verilog HDL conditional expression warning at transpose.sv(67): expression is wider than one bit File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 67 Info (12128): Elaborating entity "condreg" for hierarchy "transpose:hdmitranspose|condreg:dreg" File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 53 Warning (10269): Verilog HDL conditional expression warning at transpose.sv(14): expression is wider than one bit File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 14 Warning (10269): Verilog HDL conditional expression warning at transpose.sv(15): expression is wider than one bit File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 15 Warning (10862): input port "clk" at transpose.sv(8) has no fan-out File: /home/hpa/abc80/max80/blinktest/transpose.sv Line: 8 Info (12128): Elaborating entity "hdmitx" for hierarchy "hdmitx:hdmitx" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 206 Info (12128): Elaborating entity "altlvds_tx" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component" File: /home/hpa/abc80/max80/blinktest/ip/hdmitx.v Line: 74 Info (12130): Elaborated megafunction instantiation "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component" File: /home/hpa/abc80/max80/blinktest/ip/hdmitx.v Line: 74 Info (12133): Instantiated megafunction "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component" with the following parameter: File: /home/hpa/abc80/max80/blinktest/ip/hdmitx.v Line: 74 Info (12134): Parameter "center_align_msb" = "UNUSED" Info (12134): Parameter "common_rx_tx_pll" = "OFF" Info (12134): Parameter "coreclock_divide_by" = "2" Info (12134): Parameter "data_rate" = "360.0 Mbps" Info (12134): Parameter "deserialization_factor" = "10" Info (12134): Parameter "differential_drive" = "0" Info (12134): Parameter "enable_clock_pin_mode" = "UNUSED" Info (12134): Parameter "implement_in_les" = "ON" Info (12134): Parameter "inclock_boost" = "0" Info (12134): Parameter "inclock_data_alignment" = "EDGE_ALIGNED" Info (12134): Parameter "inclock_period" = "27778" Info (12134): Parameter "inclock_phase_shift" = "0" Info (12134): Parameter "intended_device_family" = "Cyclone IV E" Info (12134): Parameter "lpm_hint" = "CBX_MODULE_PREFIX=hdmitx" Info (12134): Parameter "lpm_type" = "altlvds_tx" Info (12134): Parameter "multi_clock" = "OFF" Info (12134): Parameter "number_of_channels" = "3" Info (12134): Parameter "outclock_alignment" = "EDGE_ALIGNED" Info (12134): Parameter "outclock_divide_by" = "10" Info (12134): Parameter "outclock_duty_cycle" = "50" Info (12134): Parameter "outclock_multiply_by" = "2" Info (12134): Parameter "outclock_phase_shift" = "0" Info (12134): Parameter "outclock_resource" = "AUTO" Info (12134): Parameter "output_data_rate" = "360" Info (12134): Parameter "pll_compensation_mode" = "AUTO" Info (12134): Parameter "pll_self_reset_on_loss_lock" = "ON" Info (12134): Parameter "preemphasis_setting" = "0" Info (12134): Parameter "refclk_frequency" = "UNUSED" Info (12134): Parameter "registered_input" = "TX_CORECLK" Info (12134): Parameter "use_external_pll" = "OFF" Info (12134): Parameter "use_no_phase_shift" = "ON" Info (12134): Parameter "vod_setting" = "0" Info (12134): Parameter "clk_src_is_pll" = "off" Info (12021): Found 8 design units, including 8 entities, in source file db/hdmitx_lvds_tx.v Info (12023): Found entity 1: hdmitx_ddio_out File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 35 Info (12023): Found entity 2: hdmitx_ddio_out1 File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 174 Info (12023): Found entity 3: hdmitx_cmpr File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 241 Info (12023): Found entity 4: hdmitx_cmpr1 File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 287 Info (12023): Found entity 5: hdmitx_cntr File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 321 Info (12023): Found entity 6: hdmitx_shift_reg File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 477 Info (12023): Found entity 7: hdmitx_shift_reg1 File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 527 Info (12023): Found entity 8: hdmitx_lvds_tx File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 574 Info (12128): Elaborating entity "hdmitx_lvds_tx" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated" File: /opt/altera/20.1/quartus/libraries/megafunctions/altlvds_tx.tdf Line: 263 Warning (10036): Verilog HDL or VHDL warning at hdmitx_lvds_tx.v(604): object "dffe19a" assigned a value but never read File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 604 Info (12128): Elaborating entity "hdmitx_ddio_out" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 649 Info (12128): Elaborating entity "hdmitx_ddio_out1" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out1:outclock_ddio" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 656 Info (12128): Elaborating entity "hdmitx_cmpr" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cmpr:cmpr10" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 773 Info (12128): Elaborating entity "hdmitx_cntr" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 789 Info (12128): Elaborating entity "hdmitx_cmpr1" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|hdmitx_cmpr1:cmpr29" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 448 Info (12128): Elaborating entity "hdmitx_shift_reg" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 803 Info (12128): Elaborating entity "hdmitx_shift_reg1" for hierarchy "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 819 Warning (14130): Reduced register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[9]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 512 Warning (14130): Reduced register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[9]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 512 Warning (14130): Reduced register "tmdsenc:hdmitmds[2].enc|creg[0]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 89 Warning (14130): Reduced register "tmdsenc:hdmitmds[2].enc|creg[1]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Warning (14130): Reduced register "tmdsenc:hdmitmds[1].enc|creg[0]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 89 Warning (14130): Reduced register "tmdsenc:hdmitmds[1].enc|creg[1]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Warning (14130): Reduced register "tmdsenc:hdmitmds[0].enc|creg[0]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 89 Warning (14130): Reduced register "tmdsenc:hdmitmds[0].enc|creg[1]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Warning (14110): No clock transition on "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|internal_phasestep" register due to stuck clock or clock enable File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 482 Warning (14130): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|internal_phasestep" with stuck clock port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 482 Warning (14110): No clock transition on "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|phasedone_state" register due to stuck clock or clock enable File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 537 Warning (14130): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|phasedone_state" with stuck clock port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 537 Warning (14110): No clock transition on "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_internal_phasestep_reg" register due to stuck clock or clock enable File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 484 Warning (14130): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_internal_phasestep_reg" with stuck clock port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 484 Warning (14131): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_lock_sync" with stuck data_in port to stuck value VCC -- power-up level has changed File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 485 Warning (14110): No clock transition on "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[2]" register due to stuck clock or clock enable File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 406 Warning (14130): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[2]" with stuck clock port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 406 Warning (14110): No clock transition on "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[0]" register due to stuck clock or clock enable File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 392 Warning (14130): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[0]" with stuck clock port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 392 Warning (14110): No clock transition on "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[1]" register due to stuck clock or clock enable File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 399 Warning (14130): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep|counter_reg_bit[1]" with stuck clock port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 399 Warning (14110): No clock transition on "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr:phasestep_counter|counter_reg_bit[1]" register due to stuck clock or clock enable File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 258 Warning (14130): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr:phasestep_counter|counter_reg_bit[1]" with stuck clock port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 258 Warning (14110): No clock transition on "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr:phasestep_counter|counter_reg_bit[0]" register due to stuck clock or clock enable File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 251 Warning (14130): Reduced register "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr:phasestep_counter|counter_reg_bit[0]" with stuck clock port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 251 Warning (14130): Reduced register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[8]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 512 Warning (14130): Reduced register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[8]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 512 Warning (14130): Reduced register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[7]" with stuck data_in port to stuck value GND File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 512 Info (13005): Duplicate registers merged to single register Info (13360): Duplicate register "tmdsenc:hdmitmds[2].enc|dreg[7]" merged to single register "dummydata[0]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[0].enc|dreg[0]" merged to single register "dummydata[1]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[0].enc|dreg[1]" merged to single register "dummydata[2]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[0].enc|dreg[2]" merged to single register "dummydata[3]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[0].enc|dreg[3]" merged to single register "dummydata[4]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[0].enc|dreg[4]" merged to single register "dummydata[5]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[0].enc|dreg[5]" merged to single register "dummydata[6]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[0].enc|dreg[6]" merged to single register "dummydata[7]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[0].enc|dreg[7]" merged to single register "dummydata[8]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[1].enc|dreg[0]" merged to single register "dummydata[9]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[1].enc|dreg[1]" merged to single register "dummydata[10]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[1].enc|dreg[2]" merged to single register "dummydata[11]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[1].enc|dreg[3]" merged to single register "dummydata[12]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[1].enc|dreg[4]" merged to single register "dummydata[13]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[1].enc|dreg[5]" merged to single register "dummydata[14]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[1].enc|dreg[6]" merged to single register "dummydata[15]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[1].enc|dreg[7]" merged to single register "dummydata[16]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[2].enc|dreg[0]" merged to single register "dummydata[17]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[2].enc|dreg[1]" merged to single register "dummydata[18]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[2].enc|dreg[2]" merged to single register "dummydata[19]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[2].enc|dreg[3]" merged to single register "dummydata[20]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "tmdsenc:hdmitmds[2].enc|dreg[4]" merged to single register "dummydata[21]" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[2].enc|dreg[5]" merged to single register "dummydata[22]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13360): Duplicate register "tmdsenc:hdmitmds[2].enc|dreg[6]" merged to single register "dummydata[23]", power-up level changed File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13350): Duplicate register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe1a" merged to single register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 615 Info (13350): Duplicate register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[7]" merged to single register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[6]" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 512 Info (13005): Duplicate registers merged to single register Info (13350): Duplicate register "tmdsenc:hdmitmds[1].enc|denreg" merged to single register "tmdsenc:hdmitmds[0].enc|denreg" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 88 Info (13350): Duplicate register "tmdsenc:hdmitmds[2].enc|denreg" merged to single register "tmdsenc:hdmitmds[0].enc|denreg" File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 88 Info (13350): Duplicate register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[5]" merged to single register "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[6]" File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 512 Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder Warning (13039): The following bidirectional pins have no drivers Warning (13040): bidirectional pin "abc_d[0]" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (13040): bidirectional pin "abc_d[1]" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (13040): bidirectional pin "abc_d[2]" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (13040): bidirectional pin "abc_d[3]" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (13040): bidirectional pin "abc_d[4]" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (13040): bidirectional pin "abc_d[5]" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (13040): bidirectional pin "abc_d[6]" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (13040): bidirectional pin "abc_d[7]" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Warning (13040): bidirectional pin "hdmi_sda" has no driver File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 112 Warning (13032): The following tri-state nodes are fed by constants Warning (13033): The pin "sr_dq[0]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[1]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[2]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[3]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[4]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[5]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[6]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[7]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[8]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[9]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[10]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[11]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[12]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[13]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[14]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Warning (13033): The pin "sr_dq[15]" is fed by GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (13000): Registers with preset signals will power-up high File: /home/hpa/abc80/max80/blinktest/tmdsenc.sv Line: 124 Info (13003): DEV_CLRn pin will set, and not reset, register with preset signal due to NOT Gate Push-Back Warning (13024): Output pins are stuck at VCC or GND Warning (13410): Pin "abc_d_oe" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 19 Warning (13410): Pin "abc_master" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 38 Warning (13410): Pin "abc_a_oe" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 39 Warning (13410): Pin "abc_d_ce_n" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 41 Warning (13410): Pin "sr_cke" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 57 Warning (13410): Pin "sr_ba[0]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 58 Warning (13410): Pin "sr_ba[1]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 58 Warning (13410): Pin "sr_a[0]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[1]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[2]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[3]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[4]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[5]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[6]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[7]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[8]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[9]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[10]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[11]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_a[12]" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 59 Warning (13410): Pin "sr_dqm[0]" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 61 Warning (13410): Pin "sr_dqm[1]" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 61 Warning (13410): Pin "sr_cs_n" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 62 Warning (13410): Pin "sr_we_n" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 63 Warning (13410): Pin "sr_cas_n" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 64 Warning (13410): Pin "sr_ras_n" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 65 Warning (13410): Pin "sd_clk" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 68 Warning (13410): Pin "sd_cmd" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 69 Warning (13410): Pin "tty_rxd" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 74 Warning (13410): Pin "tty_cts" is stuck at VCC File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 76 Warning (13410): Pin "flash_cs_n" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 80 Warning (13410): Pin "flash_clk" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 81 Warning (13410): Pin "flash_mosi" is stuck at GND File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 82 Info (286030): Timing-Driven Synthesis is running Info (17016): Found the following redundant logic cells in design Info (17048): Logic cell "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le:altpll_dyn_phase_le2|wire_le_comb8_combout" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 59 Info (17048): Logic cell "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4|wire_le_comb9_combout" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 102 Info (17048): Logic cell "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5|wire_le_comb10_combout" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 145 Info (17048): Logic cell "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|remap_decoy_le3a_0" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 554 Info (17048): Logic cell "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|remap_decoy_le3a_1" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 558 Info (17048): Logic cell "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|remap_decoy_le3a_2" File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 562 Info (16010): Generating hard_block partition "hard_block:auto_generated_inst" Info (16011): Adding 20 node(s), including 4 DDIO, 2 PLL, 0 transceiver and 6 LCELL Warning (21074): Design contains 39 input pin(s) that do not drive logic Warning (15610): No output dependent on input pin "abc_clk" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 16 Warning (15610): No output dependent on input pin "abc_a[0]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[1]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[2]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[3]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[4]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[5]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[6]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[7]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[8]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[9]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[10]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[11]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[12]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[13]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[14]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_a[15]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Warning (15610): No output dependent on input pin "abc_rst_n" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 20 Warning (15610): No output dependent on input pin "abc_cs_n" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 21 Warning (15610): No output dependent on input pin "abc_out_n[0]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Warning (15610): No output dependent on input pin "abc_out_n[1]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Warning (15610): No output dependent on input pin "abc_out_n[2]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Warning (15610): No output dependent on input pin "abc_out_n[3]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Warning (15610): No output dependent on input pin "abc_out_n[4]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Warning (15610): No output dependent on input pin "abc_inp_n[0]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 23 Warning (15610): No output dependent on input pin "abc_inp_n[1]" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 23 Warning (15610): No output dependent on input pin "abc_xmemfl_n" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 24 Warning (15610): No output dependent on input pin "abc_xmemw800_n" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 25 Warning (15610): No output dependent on input pin "abc_xmemw80_n" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 26 Warning (15610): No output dependent on input pin "abc_xinpstb_n" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 27 Warning (15610): No output dependent on input pin "abc_xoutpstb_n" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 28 Warning (15610): No output dependent on input pin "exth_hc" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 48 Warning (15610): No output dependent on input pin "exth_hh" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 53 Warning (15610): No output dependent on input pin "tty_txd" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 73 Warning (15610): No output dependent on input pin "tty_rts" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 75 Warning (15610): No output dependent on input pin "tty_dtr" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 77 Warning (15610): No output dependent on input pin "flash_miso" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 83 Warning (15610): No output dependent on input pin "rtc_32khz" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 99 Warning (15610): No output dependent on input pin "rtc_int_n" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 100 Info (21057): Implemented 485 device resources after synthesis - the final resource count might be different Info (21058): Implemented 40 input pins Info (21059): Implemented 47 output pins Info (21060): Implemented 52 bidirectional pins Info (21061): Implemented 340 logic cells Info (21065): Implemented 2 PLLs Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 217 warnings Info: Peak virtual memory: 679 megabytes Info: Processing ended: Fri Aug 6 20:12:40 2021 Info: Elapsed time: 00:00:05 Info: Total CPU time (on all processors): 00:00:15 +----------------------------------------------------------------------------------+ ; Fitter Summary ; +------------------------------------+---------------------------------------------+ ; Fitter Status ; Successful - Fri Aug 6 20:12:47 2021 ; ; Quartus Prime Version ; 20.1.1 Build 720 11/11/2020 SJ Lite Edition ; ; Revision Name ; max80 ; ; Top-level Entity Name ; max80 ; ; Family ; Cyclone IV E ; ; Device ; EP4CE15F17C8 ; ; Timing Models ; Final ; ; Total logic elements ; 327 / 15,408 ( 2 % ) ; ; Total combinational functions ; 278 / 15,408 ( 2 % ) ; ; Dedicated logic registers ; 218 / 15,408 ( 1 % ) ; ; Total registers ; 229 ; ; Total pins ; 143 / 166 ( 86 % ) ; ; Total virtual pins ; 0 ; ; Total memory bits ; 0 / 516,096 ( 0 % ) ; ; Embedded Multiplier 9-bit elements ; 0 / 112 ( 0 % ) ; ; Total PLLs ; 2 / 2 ( 100 % ) ; +------------------------------------+---------------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Settings ; +--------------------------------------------------------------------+---------------------------------------+---------------------------------------+ ; Option ; Setting ; Default Value ; +--------------------------------------------------------------------+---------------------------------------+---------------------------------------+ ; Device ; EP4CE15F17C8 ; ; ; Minimum Core Junction Temperature ; 0 ; ; ; Maximum Core Junction Temperature ; 85 ; ; ; Fit Attempts to Skip ; 0 ; 0.0 ; ; Device Migration List ; EP4CE15F17C8,EP4CE6F17C8,EP4CE10F17C8 ; ; ; Device I/O Standard ; 3.3-V LVTTL ; ; ; Optimize IOC Register Placement for Timing ; Pack All IO Registers ; Normal ; ; Reserve all unused pins ; As output driving ground ; As input tri-stated with weak pull-up ; ; Use smart compilation ; Off ; Off ; ; Enable parallel Assembler and Timing Analyzer during compilation ; On ; On ; ; Enable compact report table ; Off ; Off ; ; Auto Merge PLLs ; On ; On ; ; Router Timing Optimization Level ; Normal ; Normal ; ; Perform Clocking Topology Analysis During Routing ; Off ; Off ; ; Placement Effort Multiplier ; 1.0 ; 1.0 ; ; Router Effort Multiplier ; 1.0 ; 1.0 ; ; Optimize Hold Timing ; All Paths ; All Paths ; ; Optimize Multi-Corner Timing ; On ; On ; ; Power Optimization During Fitting ; Normal compilation ; Normal compilation ; ; SSN Optimization ; Off ; Off ; ; Optimize Timing ; Normal compilation ; Normal compilation ; ; Optimize Timing for ECOs ; Off ; Off ; ; Regenerate Full Fit Report During ECO Compiles ; Off ; Off ; ; Limit to One Fitting Attempt ; Off ; Off ; ; Final Placement Optimizations ; Automatically ; Automatically ; ; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ; ; Fitter Initial Placement Seed ; 1 ; 1 ; ; Periphery to Core Placement and Routing Optimization ; Off ; Off ; ; PCI I/O ; Off ; Off ; ; Weak Pull-Up Resistor ; Off ; Off ; ; Enable Bus-Hold Circuitry ; Off ; Off ; ; Auto Packed Registers ; Auto ; Auto ; ; Auto Delay Chains ; On ; On ; ; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ; ; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ; ; Treat Bidirectional Pin as Output Pin ; Off ; Off ; ; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ; ; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ; ; Perform Register Duplication for Performance ; Off ; Off ; ; Perform Logic to Memory Mapping for Fitting ; Off ; Off ; ; Perform Register Retiming for Performance ; Off ; Off ; ; Perform Asynchronous Signal Pipelining ; Off ; Off ; ; Fitter Effort ; Auto Fit ; Auto Fit ; ; Physical Synthesis Effort Level ; Normal ; Normal ; ; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ; ; Auto Register Duplication ; Auto ; Auto ; ; Auto Global Clock ; On ; On ; ; Auto Global Register Control Signals ; On ; On ; ; Synchronizer Identification ; Auto ; Auto ; ; Enable Beneficial Skew Optimization ; On ; On ; ; Optimize Design for Metastability ; On ; On ; ; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ; ; Enable input tri-state on active configuration pins in user mode ; Off ; Off ; +--------------------------------------------------------------------+---------------------------------------+---------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 16 ; ; Maximum allowed ; 8 ; ; ; ; ; Average used ; 1.03 ; ; Maximum used ; 8 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; 0.4% ; ; Processors 3-8 ; 0.4% ; +----------------------------+-------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Netlist Optimizations ; +-------------+-----------------+------------------+---------------------+-----------+----------------+--------------------------+------------------+-----------------------+ ; Node ; Action ; Operation ; Reason ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ; +-------------+-----------------+------------------+---------------------+-----------+----------------+--------------------------+------------------+-----------------------+ ; led_ctr[26] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; led_ctr[26]~_Duplicate_1 ; Q ; ; ; led_ctr[26] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; led[1]~output ; I ; ; ; led_ctr[27] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; led_ctr[27]~_Duplicate_1 ; Q ; ; ; led_ctr[27] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; led[2]~output ; I ; ; ; led_ctr[28] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; led_ctr[28]~_Duplicate_1 ; Q ; ; ; led_ctr[28] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; led[3]~output ; I ; ; +-------------+-----------------+------------------+---------------------+-----------+----------------+--------------------------+------------------+-----------------------+ +-------------------------------------------------------------------------------------------------------+ ; Ignored Assignments ; +-----------------------+----------------+--------------+--------------+---------------+----------------+ ; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ; +-----------------------+----------------+--------------+--------------+---------------+----------------+ ; I/O Standard ; max80 ; ; hdmi_d ; LVDS ; QSF Assignment ; ; Weak Pull-Up Resistor ; max80 ; ; hdmi_clk(n) ; OFF ; QSF Assignment ; ; Weak Pull-Up Resistor ; max80 ; ; hdmi_d ; OFF ; QSF Assignment ; ; Weak Pull-Up Resistor ; max80 ; ; hdmi_d[0](n) ; OFF ; QSF Assignment ; ; Weak Pull-Up Resistor ; max80 ; ; hdmi_d[1](n) ; OFF ; QSF Assignment ; ; Weak Pull-Up Resistor ; max80 ; ; hdmi_d[2](n) ; OFF ; QSF Assignment ; +-----------------------+----------------+--------------+--------------+---------------+----------------+ +--------------------------------------------------------------------------------------------------+ ; Incremental Compilation Preservation Summary ; +---------------------+--------------------+----------------------------+--------------------------+ ; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ; +---------------------+--------------------+----------------------------+--------------------------+ ; Placement (by node) ; ; ; ; ; -- Requested ; 0.00 % ( 0 / 842 ) ; 0.00 % ( 0 / 842 ) ; 0.00 % ( 0 / 842 ) ; ; -- Achieved ; 0.00 % ( 0 / 842 ) ; 0.00 % ( 0 / 842 ) ; 0.00 % ( 0 / 842 ) ; ; ; ; ; ; ; Routing (by net) ; ; ; ; ; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; ; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; +---------------------+--------------------+----------------------------+--------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Incremental Compilation Partition Settings ; +--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ ; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ; +--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ ; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ; ; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ; +--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------+ ; Incremental Compilation Placement Preservation ; +--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ ; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ; +--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ ; Top ; 0.00 % ( 0 / 813 ) ; N/A ; Source File ; N/A ; ; ; hard_block:auto_generated_inst ; 0.00 % ( 0 / 29 ) ; N/A ; Source File ; N/A ; ; +--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+ +------------------+ ; Fitter Equations ; +------------------+ The equations can be found in /home/hpa/abc80/max80/blinktest/output_files/max80.fit.eqn. +--------------+ ; Pin-Out File ; +--------------+ The pin-out file can be found in /home/hpa/abc80/max80/blinktest/output_files/max80.pin. +--------------------------------------------------------------------+ ; Fitter Resource Usage Summary ; +---------------------------------------------+----------------------+ ; Resource ; Usage ; +---------------------------------------------+----------------------+ ; Total logic elements ; 327 / 15,408 ( 2 % ) ; ; -- Combinational with no register ; 109 ; ; -- Register only ; 49 ; ; -- Combinational with a register ; 169 ; ; ; ; ; Logic element usage by number of LUT inputs ; ; ; -- 4 input functions ; 105 ; ; -- 3 input functions ; 65 ; ; -- <=2 input functions ; 108 ; ; -- Register only ; 49 ; ; ; ; ; Logic elements by mode ; ; ; -- normal mode ; 222 ; ; -- arithmetic mode ; 56 ; ; ; ; ; Total registers* ; 229 / 16,166 ( 1 % ) ; ; -- Dedicated logic registers ; 218 / 15,408 ( 1 % ) ; ; -- I/O registers ; 11 / 758 ( 1 % ) ; ; ; ; ; Total LABs: partially or completely used ; 29 / 963 ( 3 % ) ; ; Virtual pins ; 0 ; ; I/O pins ; 143 / 166 ( 86 % ) ; ; -- Clock pins ; 4 / 3 ( 133 % ) ; ; -- Dedicated input pins ; 6 / 17 ( 35 % ) ; ; ; ; ; M9Ks ; 0 / 56 ( 0 % ) ; ; Total block memory bits ; 0 / 516,096 ( 0 % ) ; ; Total block memory implementation bits ; 0 / 516,096 ( 0 % ) ; ; Embedded Multiplier 9-bit elements ; 0 / 112 ( 0 % ) ; ; PLLs ; 2 / 2 ( 100 % ) ; ; Global signals ; 6 ; ; -- Global clocks ; 6 / 20 ( 30 % ) ; ; JTAGs ; 0 / 1 ( 0 % ) ; ; CRC blocks ; 0 / 1 ( 0 % ) ; ; ASMI blocks ; 0 / 1 ( 0 % ) ; ; Oscillator blocks ; 0 / 1 ( 0 % ) ; ; Impedance control blocks ; 0 / 4 ( 0 % ) ; ; Average interconnect usage (total/H/V) ; 0.3% / 0.3% / 0.4% ; ; Peak interconnect usage (total/H/V) ; 2.8% / 3.0% / 2.5% ; ; Maximum fan-out ; 90 ; ; Highest non-global fan-out ; 42 ; ; Total fan-out ; 1657 ; ; Average fan-out ; 1.87 ; +---------------------------------------------+----------------------+ * Register count does not include registers inside RAM blocks or DSP blocks. +----------------------------------------------------------------------------------------------------+ ; Fitter Partition Statistics ; +---------------------------------------------+---------------------+--------------------------------+ ; Statistic ; Top ; hard_block:auto_generated_inst ; +---------------------------------------------+---------------------+--------------------------------+ ; Difficulty Clustering Region ; Low ; Low ; ; ; ; ; ; Total logic elements ; 321 / 15408 ( 2 % ) ; 6 / 15408 ( < 1 % ) ; ; -- Combinational with no register ; 103 ; 6 ; ; -- Register only ; 49 ; 0 ; ; -- Combinational with a register ; 169 ; 0 ; ; ; ; ; ; Logic element usage by number of LUT inputs ; ; ; ; -- 4 input functions ; 102 ; 3 ; ; -- 3 input functions ; 65 ; 0 ; ; -- <=2 input functions ; 105 ; 3 ; ; -- Register only ; 49 ; 0 ; ; ; ; ; ; Logic elements by mode ; ; ; ; -- normal mode ; 216 ; 6 ; ; -- arithmetic mode ; 56 ; 0 ; ; ; ; ; ; Total registers ; 221 ; 8 ; ; -- Dedicated logic registers ; 218 / 15408 ( 1 % ) ; 0 / 15408 ( 0 % ) ; ; -- I/O registers ; 6 ; 16 ; ; ; ; ; ; Total LABs: partially or completely used ; 29 / 963 ( 3 % ) ; 1 / 963 ( < 1 % ) ; ; ; ; ; ; Virtual pins ; 0 ; 0 ; ; I/O pins ; 135 ; 8 ; ; Embedded Multiplier 9-bit elements ; 0 / 112 ( 0 % ) ; 0 / 112 ( 0 % ) ; ; Total memory bits ; 0 ; 0 ; ; Total RAM block bits ; 0 ; 0 ; ; PLL ; 0 / 2 ( 0 % ) ; 2 / 2 ( 100 % ) ; ; Clock control block ; 1 / 24 ( 4 % ) ; 5 / 24 ( 20 % ) ; ; Double Data Rate I/O output circuitry ; 3 / 336 ( < 1 % ) ; 4 / 336 ( 1 % ) ; ; ; ; ; ; Connections ; ; ; ; -- Input Connections ; 287 ; 12 ; ; -- Registered Input Connections ; 234 ; 0 ; ; -- Output Connections ; 64 ; 235 ; ; -- Registered Output Connections ; 8 ; 0 ; ; ; ; ; ; Internal Connections ; ; ; ; -- Total Connections ; 1621 ; 291 ; ; -- Registered Connections ; 779 ; 0 ; ; ; ; ; ; External Connections ; ; ; ; -- Top ; 104 ; 247 ; ; -- hard_block:auto_generated_inst ; 247 ; 0 ; ; ; ; ; ; Partition Interface ; ; ; ; -- Input Ports ; 40 ; 12 ; ; -- Output Ports ; 47 ; 10 ; ; -- Bidir Ports ; 52 ; 0 ; ; ; ; ; ; Registered Ports ; ; ; ; -- Registered Input Ports ; 0 ; 0 ; ; -- Registered Output Ports ; 0 ; 0 ; ; ; ; ; ; Port Connectivity ; ; ; ; -- Input Ports driven by GND ; 0 ; 3 ; ; -- Output Ports driven by GND ; 0 ; 0 ; ; -- Input Ports driven by VCC ; 0 ; 0 ; ; -- Output Ports driven by VCC ; 0 ; 0 ; ; -- Input Ports with no Source ; 0 ; 0 ; ; -- Output Ports with no Source ; 0 ; 0 ; ; -- Input Ports with no Fanout ; 0 ; 2 ; ; -- Output Ports with no Fanout ; 0 ; 0 ; +---------------------------------------------+---------------------+--------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Input Pins ; +----------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ; Slew Rate ; +----------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+ ; abc_a[0] ; A8 ; 8 ; 19 ; 29 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[10] ; L4 ; 2 ; 0 ; 4 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[11] ; K1 ; 2 ; 0 ; 10 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[12] ; L1 ; 2 ; 0 ; 9 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[13] ; M1 ; 2 ; 0 ; 14 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[14] ; N2 ; 2 ; 0 ; 5 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[15] ; N1 ; 2 ; 0 ; 5 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[1] ; B8 ; 8 ; 19 ; 29 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[2] ; A9 ; 7 ; 19 ; 29 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[3] ; D1 ; 1 ; 0 ; 24 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[4] ; G5 ; 1 ; 0 ; 22 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[5] ; F3 ; 1 ; 0 ; 25 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[6] ; E1 ; 1 ; 0 ; 14 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[7] ; F1 ; 1 ; 0 ; 22 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[8] ; G1 ; 1 ; 0 ; 21 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_a[9] ; J1 ; 2 ; 0 ; 13 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_clk ; T8 ; 3 ; 21 ; 0 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_cs_n ; F2 ; 1 ; 0 ; 22 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_inp_n[0] ; L2 ; 2 ; 0 ; 10 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_inp_n[1] ; M2 ; 2 ; 0 ; 14 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_out_n[0] ; G2 ; 1 ; 0 ; 21 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_out_n[1] ; J2 ; 2 ; 0 ; 13 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_out_n[2] ; K5 ; 2 ; 0 ; 5 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_out_n[3] ; L3 ; 2 ; 0 ; 11 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_out_n[4] ; K2 ; 2 ; 0 ; 6 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_rst_n ; P2 ; 2 ; 0 ; 3 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_xinpstb_n ; T12 ; 4 ; 28 ; 0 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_xmemfl_n ; N3 ; 3 ; 1 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_xmemw800_n ; P1 ; 2 ; 0 ; 3 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_xmemw80_n ; R1 ; 2 ; 0 ; 4 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; abc_xoutpstb_n ; L10 ; 4 ; 30 ; 0 ; 28 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; clock_48 ; M15 ; 5 ; 41 ; 15 ; 14 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ; no ; ; exth_hc ; T9 ; 4 ; 21 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; exth_hh ; R8 ; 3 ; 21 ; 0 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; flash_miso ; H2 ; 1 ; 0 ; 20 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; -- ; User ; no ; ; rtc_32khz ; E15 ; 6 ; 41 ; 15 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; rtc_int_n ; B16 ; 6 ; 41 ; 19 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; tty_dtr ; P14 ; 4 ; 37 ; 0 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; tty_rts ; D16 ; 6 ; 41 ; 24 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; ; tty_txd ; E16 ; 6 ; 41 ; 15 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ; +----------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Output Pins ; +--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ; +--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+ ; abc_a_oe ; C2 ; 1 ; 0 ; 25 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_d_ce_n ; R5 ; 3 ; 14 ; 0 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_d_oe ; T5 ; 3 ; 14 ; 0 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_int800_x ; A2 ; 8 ; 3 ; 29 ; 14 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_int80_x ; B3 ; 8 ; 1 ; 29 ; 0 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_master ; T10 ; 4 ; 26 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_nmi_x ; A3 ; 8 ; 3 ; 29 ; 28 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_rdy_x ; B4 ; 8 ; 3 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_resin_x ; R6 ; 3 ; 16 ; 0 ; 28 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; abc_xm_x ; B1 ; 1 ; 0 ; 26 ; 14 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; flash_clk ; H1 ; 1 ; 0 ; 20 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; Default ; Off ; -- ; no ; no ; User ; - ; - ; ; flash_cs_n ; D2 ; 1 ; 0 ; 24 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; Default ; Off ; -- ; no ; no ; User ; - ; - ; ; flash_mosi ; C1 ; 1 ; 0 ; 25 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; Default ; Off ; -- ; no ; no ; User ; - ; - ; ; hdmi_clk ; J15 ; 5 ; 41 ; 13 ; 7 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; -- ; 1 ; 1 ; User ; - ; - ; ; hdmi_clk(n) ; J16 ; 5 ; 41 ; 13 ; 14 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; -- ; 1 ; 1 ; Fitter ; - ; - ; ; hdmi_d[0] ; K15 ; 5 ; 41 ; 13 ; 21 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; -- ; 1 ; 1 ; User ; - ; - ; ; hdmi_d[0](n) ; K16 ; 5 ; 41 ; 12 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; -- ; 1 ; 1 ; Fitter ; - ; - ; ; hdmi_d[1] ; N15 ; 5 ; 41 ; 5 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; -- ; 1 ; 1 ; User ; - ; - ; ; hdmi_d[1](n) ; N16 ; 5 ; 41 ; 5 ; 7 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; -- ; 1 ; 1 ; Fitter ; - ; - ; ; hdmi_d[2] ; R16 ; 5 ; 41 ; 3 ; 7 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; -- ; 1 ; 1 ; User ; - ; - ; ; hdmi_d[2](n) ; P16 ; 5 ; 41 ; 3 ; 14 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; LVDS ; Maximum Current ; Off ; -- ; 1 ; 1 ; Fitter ; - ; - ; ; led[1] ; T13 ; 4 ; 30 ; 0 ; 0 ; yes ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; led[2] ; R14 ; 4 ; 37 ; 0 ; 0 ; yes ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; led[3] ; T14 ; 4 ; 35 ; 0 ; 7 ; yes ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sd_clk ; G15 ; 6 ; 41 ; 18 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sd_cmd ; G16 ; 6 ; 41 ; 18 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[0] ; A14 ; 7 ; 35 ; 29 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[10] ; C14 ; 7 ; 39 ; 29 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[11] ; C8 ; 8 ; 14 ; 29 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[12] ; B6 ; 8 ; 9 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[1] ; B14 ; 7 ; 35 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[2] ; D14 ; 7 ; 39 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[3] ; A15 ; 7 ; 28 ; 29 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[4] ; C9 ; 7 ; 23 ; 29 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[5] ; D9 ; 7 ; 23 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[6] ; E8 ; 8 ; 14 ; 29 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[7] ; A7 ; 8 ; 11 ; 29 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[8] ; B7 ; 8 ; 11 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_a[9] ; A6 ; 8 ; 9 ; 29 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_ba[0] ; A13 ; 7 ; 28 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_ba[1] ; B13 ; 7 ; 37 ; 29 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_cas_n ; E9 ; 7 ; 21 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_cke ; F8 ; 8 ; 14 ; 29 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_clk ; D3 ; 8 ; 1 ; 29 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_cs_n ; D12 ; 7 ; 37 ; 29 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_dqm[0] ; E10 ; 7 ; 32 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_dqm[1] ; D8 ; 8 ; 14 ; 29 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_ras_n ; B12 ; 7 ; 32 ; 29 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; sr_we_n ; F9 ; 7 ; 26 ; 29 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; tty_cts ; D15 ; 6 ; 41 ; 24 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; ; tty_rxd ; F13 ; 6 ; 41 ; 18 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ; +--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+ 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coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Output Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Location assigned by ; Output Enable Source ; Output Enable Group ; +----------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------------+----------------------+----------------------+---------------------+ ; abc_d[0] ; P3 ; 3 ; 3 ; 0 ; 28 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; abc_d[1] ; M6 ; 3 ; 7 ; 0 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; abc_d[2] ; N5 ; 3 ; 7 ; 0 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; abc_d[3] ; T2 ; 3 ; 5 ; 0 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; abc_d[4] ; R3 ; 3 ; 3 ; 0 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; abc_d[5] ; T3 ; 3 ; 3 ; 0 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; abc_d[6] ; R4 ; 3 ; 5 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; abc_d[7] ; T4 ; 3 ; 7 ; 0 ; 28 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; esp_int ; P8 ; 3 ; 21 ; 0 ; 28 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; esp_io0 ; L8 ; 3 ; 19 ; 0 ; 28 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; exth_ha ; N12 ; 4 ; 30 ; 0 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; exth_hb ; N9 ; 4 ; 23 ; 0 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; exth_hd ; R11 ; 4 ; 26 ; 0 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; exth_he ; R12 ; 4 ; 26 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; exth_hf ; T11 ; 4 ; 26 ; 0 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; exth_hg ; N11 ; 4 ; 35 ; 0 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; gpio[0] ; L7 ; 3 ; 16 ; 0 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; gpio[1] ; P9 ; 4 ; 30 ; 0 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; gpio[2] ; T6 ; 3 ; 16 ; 0 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; gpio[3] ; R10 ; 4 ; 26 ; 0 ; 28 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; gpio[4] ; T7 ; 3 ; 16 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; gpio[5] ; R7 ; 3 ; 16 ; 0 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; hdmi_hpd ; T15 ; 4 ; 35 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; hdmi_scl ; M11 ; 4 ; 39 ; 0 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; hdmi_sda ; R13 ; 4 ; 30 ; 0 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; i2c_scl ; C16 ; 6 ; 41 ; 27 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; i2c_sda ; C15 ; 6 ; 41 ; 27 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sd_dat[0] ; F15 ; 6 ; 41 ; 19 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; 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; ; sr_dq[14] ; C6 ; 8 ; 11 ; 29 ; 28 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[15] ; D5 ; 8 ; 3 ; 29 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[1] ; E11 ; 7 ; 32 ; 29 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[2] ; D11 ; 7 ; 39 ; 29 ; 28 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[3] ; C11 ; 7 ; 37 ; 29 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[4] ; B11 ; 7 ; 30 ; 29 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[5] ; A11 ; 7 ; 30 ; 29 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[6] ; B10 ; 7 ; 26 ; 29 ; 28 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[7] ; A10 ; 7 ; 26 ; 29 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[8] ; A5 ; 8 ; 5 ; 29 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; ; sr_dq[9] ; E7 ; 8 ; 7 ; 29 ; 7 ; 0 ; 0 ; no ; no ; no ; no ; no ; 2 ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; User ; 0 pF ; - ; +----------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------------+----------------------+----------------------+---------------------+ +-----------------------------------------------------------------------------------------------------------------------------+ ; Dual Purpose and Dedicated Pins ; +----------+------------------------------------------+------------------------+------------------+---------------------------+ ; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ; +----------+------------------------------------------+------------------------+------------------+---------------------------+ ; C1 ; DIFFIO_L4n, DATA1, ASDO ; Use as regular IO ; flash_mosi ; Dual Purpose Pin ; ; D2 ; DIFFIO_L6p, FLASH_nCE, nCSO ; Use as regular IO ; flash_cs_n ; Dual Purpose Pin ; ; F4 ; nSTATUS ; - ; - ; Dedicated Programming Pin ; ; H1 ; DCLK ; Use as regular IO ; flash_clk ; Dual Purpose Pin ; ; H2 ; DATA0 ; Use as regular IO ; flash_miso ; Dual Purpose Pin ; ; H5 ; nCONFIG ; - ; - ; Dedicated Programming Pin ; ; J3 ; nCE ; - ; - ; Dedicated Programming Pin ; ; J16 ; DIFFIO_R21n, DEV_OE ; Use as regular IO ; hdmi_clk(n) ; Dual Purpose Pin ; ; J15 ; DIFFIO_R21p, DEV_CLRn ; Use as regular IO ; hdmi_clk ; Dual Purpose Pin ; ; H14 ; CONF_DONE ; - ; - ; Dedicated Programming Pin ; ; H13 ; MSEL0 ; - ; - ; Dedicated Programming Pin ; ; H12 ; MSEL1 ; - ; - ; Dedicated Programming Pin ; ; G12 ; MSEL2 ; - ; - ; Dedicated Programming Pin ; ; G12 ; MSEL3 ; - ; - ; Dedicated Programming Pin ; ; G16 ; DIFFIO_R17n, INIT_DONE ; Use as regular IO ; sd_cmd ; Dual Purpose Pin ; ; G15 ; DIFFIO_R17p, CRC_ERROR ; Use as regular IO ; sd_clk ; Dual Purpose Pin ; ; F16 ; DIFFIO_R16n, nCEO ; Use as programming pin ; sd_dat[3] ; Dual Purpose Pin ; ; F15 ; DIFFIO_R16p, CLKUSR ; Use as regular IO ; sd_dat[0] ; Dual Purpose Pin ; ; C16 ; DIFFIO_R2n, PADD20, DQS2R/CQ3R,CDPCLK5 ; Use as regular IO ; i2c_scl ; Dual Purpose Pin ; ; A12 ; DIFFIO_T27p, PADD0 ; Use as regular IO ; sr_dq[0] ; Dual Purpose Pin ; ; A11 ; DIFFIO_T25n, PADD1 ; Use as regular IO ; sr_dq[5] ; Dual Purpose Pin ; ; B11 ; DIFFIO_T25p, PADD2 ; Use as regular IO ; sr_dq[4] ; Dual Purpose Pin ; ; A15 ; DIFFIO_T23n, PADD3 ; Use as regular IO ; sr_a[3] ; Dual Purpose Pin ; ; F9 ; DIFFIO_T21p, PADD4, DQS2T/CQ3T,DPCLK8 ; Use as regular IO ; sr_we_n ; Dual Purpose Pin ; ; A10 ; DIFFIO_T20n, PADD5 ; Use as regular IO ; sr_dq[7] ; Dual Purpose Pin ; ; B10 ; DIFFIO_T20p, PADD6 ; Use as regular IO ; sr_dq[6] ; Dual Purpose Pin ; ; C9 ; DIFFIO_T19n, PADD7 ; Use as regular IO ; sr_a[4] ; Dual Purpose Pin ; ; D9 ; DIFFIO_T19p, PADD8 ; Use as regular IO ; sr_a[5] ; Dual Purpose Pin ; ; E9 ; DIFFIO_T17p, PADD12, DQS4T/CQ5T,DPCLK9 ; Use as regular IO ; sr_cas_n ; Dual Purpose Pin ; ; C8 ; DIFFIO_T13p, PADD17, DQS5T/CQ5T#,DPCLK10 ; Use as regular IO ; sr_a[11] ; Dual Purpose Pin ; ; E8 ; DIFFIO_T12n, DATA2 ; Use as regular IO ; sr_a[6] ; Dual Purpose Pin ; ; F8 ; DIFFIO_T12p, DATA3 ; Use as regular IO ; sr_cke ; Dual Purpose Pin ; ; A7 ; DIFFIO_T11n, PADD18 ; Use as regular IO ; sr_a[7] ; Dual Purpose Pin ; ; B7 ; DIFFIO_T11p, DATA4 ; Use as regular IO ; sr_a[8] ; Dual Purpose Pin ; ; A6 ; DIFFIO_T9n, DATA14, DQS3T/CQ3T#,DPCLK11 ; Use as regular IO ; sr_a[9] ; Dual Purpose Pin ; ; B6 ; DIFFIO_T9p, DATA13 ; Use as regular IO ; sr_a[12] ; Dual Purpose Pin ; ; E7 ; DATA5 ; Use as regular IO ; sr_dq[9] ; Dual Purpose Pin ; ; E6 ; DIFFIO_T6p, DATA6 ; Use as regular IO ; sr_dq[12] ; Dual Purpose Pin ; ; A5 ; DATA7 ; Use as regular IO ; sr_dq[8] ; Dual Purpose Pin ; ; B5 ; DIFFIO_T5p, DATA8 ; Use as regular IO ; sr_dq[10] ; Dual Purpose Pin ; ; D6 ; DIFFIO_T4n, DATA9 ; Use as regular IO ; sr_dq[13] ; Dual Purpose Pin ; ; A4 ; DIFFIO_T3n, DATA10 ; Use as regular IO ; sr_dq[11] ; Dual Purpose Pin ; ; B4 ; DIFFIO_T3p, DATA11 ; Use as regular IO ; abc_rdy_x ; Dual Purpose Pin ; ; B3 ; DIFFIO_T2p, DATA12, DQS1T/CQ1T#,CDPCLK7 ; Use as regular IO ; abc_int80_x ; Dual Purpose Pin ; +----------+------------------------------------------+------------------------+------------------+---------------------------+ +-------------------------------------------------------------+ ; I/O Bank Usage ; +----------+-------------------+---------------+--------------+ ; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; +----------+-------------------+---------------+--------------+ ; 1 ; 14 / 14 ( 100 % ) ; 3.3V ; -- ; ; 2 ; 16 / 18 ( 89 % ) ; 3.3V ; -- ; ; 3 ; 25 / 25 ( 100 % ) ; 3.3V ; -- ; ; 4 ; 20 / 27 ( 74 % ) ; 3.3V ; -- ; ; 5 ; 9 / 20 ( 45 % ) ; 2.5V ; -- ; ; 6 ; 13 / 14 ( 93 % ) ; 3.3V ; -- ; ; 7 ; 23 / 24 ( 96 % ) ; 3.3V ; -- ; ; 8 ; 23 / 24 ( 96 % ) ; 3.3V ; -- ; +----------+-------------------+---------------+--------------+ +----------------------------------------------------------------------------------------------------------------------------------------------+ ; All Package Pins ; +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+ ; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ; +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+ ; A1 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; A2 ; 356 ; 8 ; abc_int800_x ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A3 ; 358 ; 8 ; abc_nmi_x ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A4 ; 354 ; 8 ; sr_dq[11] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A5 ; 349 ; 8 ; sr_dq[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A6 ; 339 ; 8 ; sr_a[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A7 ; 334 ; 8 ; sr_a[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A8 ; 321 ; 8 ; abc_a[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A9 ; 319 ; 7 ; abc_a[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A10 ; 307 ; 7 ; sr_dq[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A11 ; 296 ; 7 ; sr_dq[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A12 ; 292 ; 7 ; sr_dq[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A13 ; 300 ; 7 ; sr_ba[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A14 ; 284 ; 7 ; sr_a[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A15 ; 301 ; 7 ; sr_a[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A16 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; B1 ; 6 ; 1 ; abc_xm_x ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; B3 ; 359 ; 8 ; abc_int80_x ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B4 ; 355 ; 8 ; abc_rdy_x ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B5 ; 351 ; 8 ; sr_dq[10] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B6 ; 340 ; 8 ; sr_a[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B7 ; 335 ; 8 ; sr_a[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B8 ; 322 ; 8 ; abc_a[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B9 ; 320 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ; ; B10 ; 308 ; 7 ; sr_dq[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B11 ; 297 ; 7 ; sr_dq[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B12 ; 293 ; 7 ; sr_ras_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B13 ; 282 ; 7 ; sr_ba[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B14 ; 285 ; 7 ; sr_a[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; B16 ; 241 ; 6 ; rtc_int_n ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C1 ; 9 ; 1 ; flash_mosi ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ; ; C2 ; 8 ; 1 ; abc_a_oe ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C3 ; 362 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; C4 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; C6 ; 338 ; 8 ; sr_dq[14] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C7 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C8 ; 329 ; 8 ; sr_a[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C9 ; 309 ; 7 ; sr_a[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C10 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C11 ; 281 ; 7 ; sr_dq[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; C13 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C14 ; 274 ; 7 ; sr_a[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C15 ; 271 ; 6 ; i2c_sda ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C16 ; 270 ; 6 ; i2c_scl ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D1 ; 14 ; 1 ; abc_a[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D2 ; 13 ; 1 ; flash_cs_n ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ; ; D3 ; 363 ; 8 ; sr_clk ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D4 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; D5 ; 357 ; 8 ; sr_dq[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D6 ; 352 ; 8 ; sr_dq[13] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; D8 ; 330 ; 8 ; sr_dqm[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D9 ; 310 ; 7 ; sr_a[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; D11 ; 278 ; 7 ; sr_dq[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D12 ; 279 ; 7 ; sr_cs_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D13 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; D14 ; 275 ; 7 ; sr_a[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D15 ; 261 ; 6 ; tty_cts ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D16 ; 260 ; 6 ; tty_rts ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E1 ; 39 ; 1 ; abc_a[6] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; E3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; E4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; E5 ; ; ; GNDA3 ; gnd ; ; ; -- ; ; -- ; -- ; ; E6 ; 348 ; 8 ; sr_dq[12] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E7 ; 345 ; 8 ; sr_dq[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E8 ; 332 ; 8 ; sr_a[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E9 ; 315 ; 7 ; sr_cas_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E10 ; 290 ; 7 ; sr_dqm[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E11 ; 289 ; 7 ; sr_dq[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E12 ; ; ; GNDA2 ; gnd ; ; ; -- ; ; -- ; -- ; ; E13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; E14 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; E15 ; 226 ; 6 ; rtc_32khz ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E16 ; 225 ; 6 ; tty_txd ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F1 ; 23 ; 1 ; abc_a[7] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F2 ; 22 ; 1 ; abc_cs_n ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F3 ; 10 ; 1 ; abc_a[5] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F4 ; 19 ; 1 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ; ; F5 ; ; -- ; VCCA3 ; power ; ; 2.5V ; -- ; ; -- ; -- ; ; F6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; F7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; F8 ; 333 ; 8 ; sr_cke ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F9 ; 306 ; 7 ; sr_we_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F10 ; ; ; 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; -- ; ; G10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; G11 ; 269 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G12 ; 230 ; 6 ; ^MSEL2 ; ; ; ; -- ; ; -- ; -- ; ; G12 ; 231 ; 6 ; ^MSEL3 ; ; ; ; -- ; ; -- ; -- ; ; G13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; G14 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; G15 ; 235 ; 6 ; sd_clk ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G16 ; 234 ; 6 ; sd_cmd ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H1 ; 30 ; 1 ; flash_clk ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ; ; H2 ; 31 ; 1 ; flash_miso ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ; ; H3 ; 34 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ; ; H4 ; 33 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ; ; H5 ; 32 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ; ; H6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; H7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; H8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; H9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; H10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; H11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; H12 ; 229 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ; ; H13 ; 228 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ; ; H14 ; 227 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ; ; H15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; H16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; J1 ; 45 ; 2 ; abc_a[9] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J2 ; 44 ; 2 ; abc_out_n[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J3 ; 37 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ; ; J4 ; 36 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ; ; J5 ; 35 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ; ; J6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; J8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; J9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; J10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; J11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; J12 ; 221 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J13 ; 222 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J14 ; 220 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J15 ; 217 ; 5 ; hdmi_clk ; output ; LVDS ; ; Row I/O ; Y ; no ; Off ; ; J16 ; 216 ; 5 ; hdmi_clk(n) ; output ; LVDS ; ; Row I/O ; N ; no ; Off ; ; K1 ; 55 ; 2 ; abc_a[11] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K2 ; 72 ; 2 ; abc_out_n[4] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; K4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K5 ; 77 ; 2 ; abc_out_n[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K6 ; 48 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; K7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; K8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K9 ; 138 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; K10 ; 150 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; K11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; K12 ; 179 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; K13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K14 ; ; 5 ; VCCIO5 ; power ; ; 2.5V ; -- ; ; -- ; -- ; ; K15 ; 215 ; 5 ; hdmi_d[0] ; output ; LVDS ; ; Row I/O ; Y ; no ; Off ; ; K16 ; 214 ; 5 ; hdmi_d[0](n) ; output ; LVDS ; ; Row I/O ; N ; no ; Off ; ; L1 ; 58 ; 2 ; abc_a[12] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L2 ; 57 ; 2 ; abc_inp_n[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L3 ; 51 ; 2 ; abc_out_n[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L4 ; 78 ; 2 ; abc_a[10] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L5 ; ; -- ; VCCA1 ; power ; ; 2.5V ; -- ; ; -- ; -- ; ; L6 ; 49 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; L7 ; 125 ; 3 ; gpio[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; L8 ; 128 ; 3 ; esp_io0 ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; L9 ; 139 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; L10 ; 153 ; 4 ; abc_xoutpstb_n ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; L11 ; 173 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; L12 ; ; -- ; VCCA4 ; power ; ; 2.5V ; -- ; ; -- ; -- ; ; L13 ; 203 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; L14 ; 194 ; 5 ; GND* ; ; ; ; Row I/O ; ; -- ; -- ; ; L15 ; 208 ; 5 ; GND* ; ; ; ; Row I/O ; ; -- ; -- ; ; L16 ; 204 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M1 ; 41 ; 2 ; abc_a[13] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M2 ; 40 ; 2 ; abc_inp_n[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; M4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M5 ; ; ; GNDA1 ; gnd ; ; ; -- ; ; -- ; -- ; ; M6 ; 106 ; 3 ; abc_d[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; M7 ; 120 ; 3 ; spi_miso ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; M8 ; 131 ; 3 ; spi_mosi ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; M9 ; 140 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; M10 ; 164 ; 4 ; sd_dat[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; M11 ; 174 ; 4 ; hdmi_scl ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; M12 ; ; ; GNDA4 ; gnd ; ; ; -- ; ; -- ; -- ; ; M13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M14 ; ; 5 ; VCCIO5 ; power ; ; 2.5V ; -- ; ; -- ; -- ; ; M15 ; 224 ; 5 ; clock_48 ; input ; 2.5 V ; ; Row I/O ; Y ; no ; Off ; ; M16 ; 223 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ; ; N1 ; 76 ; 2 ; abc_a[15] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N2 ; 75 ; 2 ; abc_a[14] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N3 ; 92 ; 3 ; abc_xmemfl_n ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; N4 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; N5 ; 104 ; 3 ; abc_d[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; N6 ; 105 ; 3 ; spi_cs_flash_n ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; N7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N8 ; 132 ; 3 ; spi_cs_esp_n ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; N9 ; 141 ; 4 ; exth_hb ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; N10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N11 ; 165 ; 4 ; exth_hg ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; N12 ; 155 ; 4 ; exth_ha ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; N13 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; N14 ; 181 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; N15 ; 191 ; 5 ; hdmi_d[1] ; output ; LVDS ; ; Row I/O ; Y ; no ; Off ; ; N16 ; 190 ; 5 ; hdmi_d[1](n) ; output ; LVDS ; ; Row I/O ; N ; no ; Off ; ; P1 ; 83 ; 2 ; abc_xmemw800_n ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P2 ; 82 ; 2 ; abc_rst_n ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P3 ; 93 ; 3 ; abc_d[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; P4 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P6 ; 119 ; 3 ; spi_clk ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; P7 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P8 ; 133 ; 3 ; esp_int ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; P9 ; 154 ; 4 ; gpio[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; P10 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P11 ; 168 ; 4 ; GND* ; ; ; ; Column I/O ; ; -- ; -- ; ; P12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P13 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P14 ; 171 ; 4 ; tty_dtr ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; P15 ; 182 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P16 ; 183 ; 5 ; hdmi_d[2](n) ; output ; LVDS ; ; Row I/O ; N ; no ; Off ; ; R1 ; 81 ; 2 ; abc_xmemw80_n ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R3 ; 95 ; 3 ; abc_d[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R4 ; 102 ; 3 ; abc_d[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R5 ; 121 ; 3 ; abc_d_ce_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R6 ; 123 ; 3 ; abc_resin_x ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R7 ; 126 ; 3 ; gpio[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R8 ; 134 ; 3 ; exth_hh ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R9 ; 136 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ; ; R10 ; 143 ; 4 ; gpio[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R11 ; 145 ; 4 ; exth_hd ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R12 ; 147 ; 4 ; exth_he ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R13 ; 156 ; 4 ; hdmi_sda ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R14 ; 172 ; 4 ; led[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R16 ; 184 ; 5 ; hdmi_d[2] ; output ; LVDS ; ; Row I/O ; Y ; no ; Off ; ; T1 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T2 ; 101 ; 3 ; abc_d[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T3 ; 96 ; 3 ; abc_d[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T4 ; 103 ; 3 ; abc_d[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T5 ; 122 ; 3 ; abc_d_oe ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T6 ; 124 ; 3 ; gpio[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T7 ; 127 ; 3 ; gpio[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T8 ; 135 ; 3 ; abc_clk ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T9 ; 137 ; 4 ; exth_hc ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T10 ; 144 ; 4 ; abc_master ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T11 ; 146 ; 4 ; exth_hf ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T12 ; 149 ; 4 ; abc_xinpstb_n ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T13 ; 157 ; 4 ; led[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T14 ; 166 ; 4 ; led[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T15 ; 167 ; 4 ; hdmi_hpd ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T16 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+ Note: Pin directions (input, output or bidir) are based on device operating in user mode. +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; PLL Summary ; +-------------------------------+----------------------------------------------------------------+-----------------------------------------------------------------------------------------+ ; Name ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|lvds_tx_pll ; +-------------------------------+----------------------------------------------------------------+-----------------------------------------------------------------------------------------+ ; SDC pin name ; pll|altpll_component|auto_generated|pll1 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll ; ; PLL mode ; Normal ; Normal ; ; Compensate clock ; clock0 ; clock0 ; ; Compensated input/output pins ; -- ; -- ; ; Switchover type ; -- ; -- ; ; Input frequency 0 ; 48.0 MHz ; 36.0 MHz ; ; Input frequency 1 ; -- ; -- ; ; Nominal PFD frequency ; 48.0 MHz ; 36.0 MHz ; ; Nominal VCO frequency ; 864.0 MHz ; 540.0 MHz ; ; VCO post scale K counter ; -- ; 2 ; ; VCO frequency control ; Auto ; Auto ; ; VCO phase shift step ; 144 ps ; 231 ps ; ; VCO multiply ; -- ; -- ; ; VCO divide ; -- ; -- ; ; Freq min lock ; 33.35 MHz ; 20.0 MHz ; ; Freq max lock ; 72.24 MHz ; 43.35 MHz ; ; M VCO Tap ; 0 ; 6 ; ; M Initial ; 1 ; 1 ; ; M value ; 18 ; 15 ; ; N value ; 1 ; 1 ; ; Charge pump current ; setting 1 ; setting 1 ; ; Loop filter resistance ; setting 27 ; setting 27 ; ; Loop filter capacitance ; setting 0 ; setting 0 ; ; Bandwidth ; 1.03 MHz to 1.97 MHz ; 680 kHz to 980 kHz ; ; Bandwidth type ; Medium ; Medium ; ; Real time reconfigurable ; Off ; Off ; ; Scan chain MIF file ; -- ; -- ; ; Preserve PLL counter order ; Off ; Off ; ; PLL location ; PLL_2 ; PLL_1 ; ; Inclk0 signal ; clock_48 ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] ; ; Inclk1 signal ; -- ; -- ; ; Inclk0 signal type ; Dedicated Pin ; Global Clock ; ; Inclk1 signal type ; -- ; -- ; +-------------------------------+----------------------------------------------------------------+-----------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; PLL Usage ; +-----------------------------------------------------------------------------------------------------+--------------+------+-----+------------------+----------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+---------------------------------------------------------------+ ; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Phase Shift Step ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Cascade Input ; Initial ; VCO Tap ; SDC Pin Name ; +-----------------------------------------------------------------------------------------------------+--------------+------+-----+------------------+----------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+---------------------------------------------------------------+ ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] ; clock0 ; 2 ; 1 ; 96.0 MHz ; 0 (0 ps) ; 5.00 (144 ps) ; 50/50 ; C0 ; 9 ; 5/4 Odd ; -- ; 1 ; 0 ; pll|altpll_component|auto_generated|pll1|clk[0] ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[1] ; clock1 ; 2 ; 1 ; 96.0 MHz ; 0 (0 ps) ; 5.00 (144 ps) ; 50/50 ; C2 ; 9 ; 5/4 Odd ; -- ; 1 ; 0 ; pll|altpll_component|auto_generated|pll1|clk[1] ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] ; clock2 ; 3 ; 4 ; 36.0 MHz ; 0 (0 ps) ; 1.88 (144 ps) ; 50/50 ; C1 ; 24 ; 12/12 Even ; -- ; 1 ; 0 ; pll|altpll_component|auto_generated|pll1|clk[2] ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|fast_clock ; clock0 ; 5 ; 1 ; 180.0 MHz ; -90 (-1389 ps) ; 15.00 (231 ps) ; 50/50 ; C0 ; 3 ; 2/1 Odd ; -- ; 1 ; 0 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|wire_lvds_tx_pll_clk[1] ; clock1 ; 1 ; 1 ; 36.0 MHz ; -18 (-1389 ps) ; 3.00 (231 ps) ; 50/50 ; C1 ; 15 ; 8/7 Odd ; -- ; 1 ; 0 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; +-----------------------------------------------------------------------------------------------------+--------------+------+-----+------------------+----------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+---------------------------------------------------------------+ +-----------------------------------------+ ; I/O Assignment Warnings ; +----------------+------------------------+ ; Pin Name ; Reason ; +----------------+------------------------+ ; abc_d_oe ; Missing drive strength ; ; abc_rdy_x ; Missing drive strength ; ; abc_resin_x ; Missing drive strength ; ; abc_int80_x ; Missing drive strength ; ; abc_int800_x ; Missing drive strength ; ; abc_nmi_x ; Missing drive strength ; ; abc_xm_x ; Missing drive strength ; ; abc_master ; Missing drive strength ; ; abc_a_oe ; Missing drive strength ; ; abc_d_ce_n ; Missing drive strength ; ; sr_cke ; Missing drive strength ; ; sr_ba[0] ; Missing drive strength ; ; sr_ba[1] ; Missing drive strength ; ; sr_a[0] ; Missing drive strength ; ; sr_a[1] ; Missing drive strength ; ; sr_a[2] ; Missing drive strength ; ; sr_a[3] ; Missing drive strength ; ; sr_a[4] ; Missing drive strength ; ; sr_a[5] ; Missing drive strength ; ; sr_a[6] ; Missing drive strength ; ; sr_a[7] ; Missing drive strength ; ; sr_a[8] ; Missing drive strength ; ; sr_a[9] ; Missing drive strength ; ; sr_a[10] ; Missing drive strength ; ; sr_a[11] ; Missing drive strength ; ; sr_a[12] ; Missing drive strength ; ; sr_dqm[0] ; Missing drive strength ; ; sr_dqm[1] ; Missing drive strength ; ; sr_cs_n ; Missing drive strength ; ; sr_we_n ; Missing drive strength ; ; sr_cas_n ; Missing drive strength ; ; sr_ras_n ; Missing drive strength ; ; sd_clk ; Missing drive strength ; ; sd_cmd ; Missing drive strength ; ; tty_rxd ; Missing drive strength ; ; tty_cts ; Missing drive strength ; ; flash_cs_n ; Missing drive strength ; ; flash_clk ; Missing drive strength ; ; flash_mosi ; Missing drive strength ; ; led[2] ; Missing drive strength ; ; led[3] ; Missing drive strength ; ; abc_d[0] ; Missing drive strength ; ; abc_d[1] ; Missing drive strength ; ; abc_d[2] ; Missing drive strength ; ; abc_d[3] ; Missing drive strength ; ; abc_d[4] ; Missing drive strength ; ; abc_d[5] ; Missing drive strength ; ; abc_d[6] ; Missing drive strength ; ; abc_d[7] ; Missing drive strength ; ; hdmi_sda ; Missing drive strength ; ; exth_ha ; Missing drive strength ; ; exth_hb ; Missing drive strength ; ; exth_hd ; Missing drive strength ; ; exth_he ; Missing drive strength ; ; exth_hf ; Missing drive strength ; ; exth_hg ; Missing drive strength ; ; sr_dq[0] ; Missing drive strength ; ; sr_dq[1] ; Missing drive strength ; ; sr_dq[2] ; Missing drive strength ; ; sr_dq[3] ; Missing drive strength ; ; sr_dq[4] ; Missing drive strength ; ; sr_dq[5] ; Missing drive strength ; ; sr_dq[6] ; Missing drive strength ; ; sr_dq[7] ; Missing drive strength ; ; sr_dq[8] ; Missing drive strength ; ; sr_dq[9] ; Missing drive strength ; ; sr_dq[10] ; Missing drive strength ; ; sr_dq[11] ; Missing drive strength ; ; sr_dq[12] ; Missing drive strength ; ; sr_dq[13] ; Missing drive strength ; ; sr_dq[14] ; Missing drive strength ; ; sr_dq[15] ; Missing drive strength ; ; sd_dat[0] ; Missing drive strength ; ; sd_dat[1] ; Missing drive strength ; ; sd_dat[2] ; Missing drive strength ; ; sd_dat[3] ; Missing drive strength ; ; spi_clk ; Missing drive strength ; ; spi_miso ; Missing drive strength ; ; spi_mosi ; Missing drive strength ; ; spi_cs_esp_n ; Missing drive strength ; ; spi_cs_flash_n ; Missing drive strength ; ; esp_io0 ; Missing drive strength ; ; esp_int ; Missing drive strength ; ; i2c_scl ; Missing drive strength ; ; i2c_sda ; Missing drive strength ; ; gpio[0] ; Missing drive strength ; ; gpio[1] ; Missing drive strength ; ; gpio[2] ; Missing drive strength ; ; gpio[3] ; Missing drive strength ; ; gpio[4] ; Missing drive strength ; ; gpio[5] ; Missing drive strength ; ; hdmi_scl ; Missing drive strength ; ; hdmi_hpd ; Missing drive strength ; +----------------+------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Resource Utilization by Entity ; +--------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------------------------------------------------------------------------------------------+---------------------------+--------------+ ; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Entity Name ; Library Name ; +--------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------------------------------------------------------------------------------------------+---------------------------+--------------+ ; |max80 ; 327 (69) ; 218 (66) ; 11 (11) ; 0 ; 0 ; 0 ; 0 ; 0 ; 143 ; 0 ; 109 (3) ; 49 (0) ; 169 (49) ; |max80 ; max80 ; work ; ; |hdmitx:hdmitx| ; 118 (0) ; 109 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 9 (0) ; 40 (0) ; 69 (0) ; |max80|hdmitx:hdmitx ; hdmitx ; work ; ; |altlvds_tx:ALTLVDS_TX_component| ; 118 (0) ; 109 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 9 (0) ; 40 (0) ; 69 (0) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component ; altlvds_tx ; work ; ; |hdmitx_lvds_tx:auto_generated| ; 118 (59) ; 109 (60) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 9 (0) ; 40 (39) ; 69 (20) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated ; hdmitx_lvds_tx ; work ; ; |hdmitx_cntr:cntr13| ; 8 (8) ; 3 (3) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 4 (4) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13 ; hdmitx_cntr ; work ; ; |hdmitx_cntr:cntr2| ; 8 (8) ; 3 (3) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 3 (3) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2 ; hdmitx_cntr ; work ; ; |hdmitx_ddio_out1:outclock_ddio| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out1:outclock_ddio ; hdmitx_ddio_out1 ; work ; ; |hdmitx_ddio_out:ddio_out| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out ; hdmitx_ddio_out ; work ; ; |hdmitx_shift_reg1:shift_reg23| ; 5 (5) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg24| ; 5 (5) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg25| ; 5 (5) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg26| ; 5 (5) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg27| ; 5 (5) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg1:shift_reg28| ; 5 (5) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28 ; hdmitx_shift_reg1 ; work ; ; |hdmitx_shift_reg:outclk_shift_h| ; 7 (7) ; 7 (7) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 7 (7) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h ; hdmitx_shift_reg ; work ; ; |hdmitx_shift_reg:outclk_shift_l| ; 6 (6) ; 6 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 5 (5) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l ; hdmitx_shift_reg ; work ; ; |pll:pll| ; 6 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 0 (0) ; |max80|pll:pll ; pll ; work ; ; |altpll:altpll_component| ; 6 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 0 (0) ; |max80|pll:pll|altpll:altpll_component ; altpll ; work ; ; |pll_altpll:auto_generated| ; 6 (3) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (3) ; 0 (0) ; 0 (0) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated ; pll_altpll ; work ; ; |pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5 ; pll_altpll_dyn_phase_le12 ; work ; ; |pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4 ; pll_altpll_dyn_phase_le1 ; work ; ; |pll_altpll_dyn_phase_le:altpll_dyn_phase_le2| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le:altpll_dyn_phase_le2 ; pll_altpll_dyn_phase_le ; work ; ; |tmdsenc:hdmitmds[0].enc| ; 51 (51) ; 15 (15) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (29) ; 3 (3) ; 19 (19) ; |max80|tmdsenc:hdmitmds[0].enc ; tmdsenc ; work ; ; |tmdsenc:hdmitmds[1].enc| ; 50 (50) ; 14 (14) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 31 (31) ; 3 (3) ; 16 (16) ; |max80|tmdsenc:hdmitmds[1].enc ; tmdsenc ; work ; ; |tmdsenc:hdmitmds[2].enc| ; 50 (50) ; 14 (14) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 31 (31) ; 3 (3) ; 16 (16) ; |max80|tmdsenc:hdmitmds[2].enc ; tmdsenc ; work ; +--------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------------------------------------------------------------------------------------------+---------------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. +-----------------------------------------------------------------------------------------------------+ ; Delay Chain Summary ; +----------------+----------+---------------+---------------+-----------------------+----------+------+ ; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ; +----------------+----------+---------------+---------------+-----------------------+----------+------+ ; abc_clk ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[0] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[1] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[2] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[3] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[4] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[5] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[6] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[7] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[8] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[9] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[10] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[11] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[12] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[13] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[14] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_a[15] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_d_oe ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_rst_n ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_cs_n ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_out_n[0] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_out_n[1] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_out_n[2] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_out_n[3] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_out_n[4] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_inp_n[0] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_inp_n[1] ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_xmemfl_n ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_xmemw800_n ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_xmemw80_n ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_xinpstb_n ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_xoutpstb_n ; Input ; -- ; -- ; -- ; -- ; -- ; ; abc_rdy_x ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_resin_x ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_int80_x ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_int800_x ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_nmi_x ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_xm_x ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_master ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_a_oe ; Output ; -- ; -- ; -- ; -- ; -- ; ; abc_d_ce_n ; Output ; -- ; -- ; -- ; -- ; -- ; ; exth_hc ; Input ; -- ; -- ; -- ; -- ; -- ; ; exth_hh ; Input ; -- ; -- ; -- ; -- ; -- ; ; sr_clk ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_cke ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_ba[0] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_ba[1] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[0] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[1] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[2] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[3] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[4] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[5] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[6] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[7] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[8] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[9] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[10] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[11] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_a[12] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_dqm[0] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_dqm[1] ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_cs_n ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_we_n ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_cas_n ; Output ; -- ; -- ; -- ; -- ; -- ; ; sr_ras_n ; Output ; -- ; -- ; -- ; -- ; -- ; ; sd_clk ; Output ; -- ; -- ; -- ; -- ; -- ; ; sd_cmd ; Output ; -- ; -- ; -- ; -- ; -- ; ; tty_txd ; Input ; -- ; -- ; -- ; -- ; -- ; ; tty_rxd ; Output ; -- ; -- ; -- ; -- ; -- ; ; tty_rts ; Input ; -- ; -- ; -- ; -- ; -- ; ; tty_cts ; Output ; -- ; -- ; -- ; -- ; -- ; ; tty_dtr ; Input ; -- ; -- ; -- ; -- ; -- ; ; flash_cs_n ; Output ; -- ; -- ; -- ; -- ; -- ; ; flash_clk ; Output ; -- ; -- ; -- ; -- ; -- ; ; flash_mosi ; Output ; -- ; -- ; -- ; -- ; -- ; ; flash_miso ; Input ; -- ; -- ; -- ; -- ; -- ; ; rtc_32khz ; Input ; -- ; -- ; -- ; -- ; -- ; ; rtc_int_n ; Input ; -- ; -- ; -- ; -- ; -- ; ; led[1] ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; led[2] ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; led[3] ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; hdmi_d[0] ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; hdmi_d[1] ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; hdmi_d[2] ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; hdmi_clk ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; abc_d[0] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; abc_d[1] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; abc_d[2] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; abc_d[3] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; abc_d[4] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; abc_d[5] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; abc_d[6] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; abc_d[7] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; hdmi_sda ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; exth_ha ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; exth_hb ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; exth_hd ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; exth_he ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; exth_hf ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; exth_hg ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[0] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[1] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[2] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[3] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[4] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[5] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[6] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[7] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[8] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[9] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[10] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[11] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[12] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[13] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[14] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sr_dq[15] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sd_dat[0] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sd_dat[1] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sd_dat[2] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; sd_dat[3] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; spi_clk ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; spi_miso ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; spi_mosi ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; spi_cs_esp_n ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; spi_cs_flash_n ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; esp_io0 ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; esp_int ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; i2c_scl ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; i2c_sda ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; gpio[0] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; gpio[1] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; gpio[2] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; gpio[3] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; gpio[4] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; gpio[5] ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; hdmi_scl ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; hdmi_hpd ; Bidir ; -- ; -- ; -- ; -- ; -- ; ; clock_48 ; Input ; -- ; -- ; -- ; -- ; -- ; ; hdmi_d[0](n) ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; hdmi_d[1](n) ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; hdmi_d[2](n) ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; ; hdmi_clk(n) ; Output ; -- ; -- ; -- ; (0) 0 ps ; -- ; +----------------+----------+---------------+---------------+-----------------------+----------+------+ +---------------------------------------------------+ ; Pad To Core Delay Chain Fanout ; +---------------------+-------------------+---------+ ; Source Pin / Fanout ; Pad To Core Index ; Setting ; +---------------------+-------------------+---------+ ; abc_clk ; ; ; ; abc_a[0] ; ; ; ; abc_a[1] ; ; ; ; abc_a[2] ; ; ; ; abc_a[3] ; ; ; ; abc_a[4] ; ; ; ; abc_a[5] ; ; ; ; abc_a[6] ; ; ; ; abc_a[7] ; ; ; ; abc_a[8] ; ; ; ; abc_a[9] ; ; ; ; abc_a[10] ; ; ; ; abc_a[11] ; ; ; ; abc_a[12] ; ; ; ; abc_a[13] ; ; ; ; abc_a[14] ; ; ; ; abc_a[15] ; ; ; ; abc_rst_n ; ; ; ; abc_cs_n ; ; ; ; abc_out_n[0] ; ; ; ; abc_out_n[1] ; ; ; ; abc_out_n[2] ; ; ; ; abc_out_n[3] ; ; ; ; abc_out_n[4] ; ; ; ; abc_inp_n[0] ; ; ; ; abc_inp_n[1] ; ; ; ; abc_xmemfl_n ; ; ; ; abc_xmemw800_n ; ; ; ; abc_xmemw80_n ; ; ; ; abc_xinpstb_n ; ; ; ; abc_xoutpstb_n ; ; ; ; exth_hc ; ; ; ; exth_hh ; ; ; ; tty_txd ; ; ; ; tty_rts ; ; ; ; tty_dtr ; ; ; ; flash_miso ; ; ; ; rtc_32khz ; ; ; ; rtc_int_n ; ; ; ; abc_d[0] ; ; ; ; abc_d[1] ; ; ; ; abc_d[2] ; ; ; ; abc_d[3] ; ; ; ; abc_d[4] ; ; ; ; abc_d[5] ; ; ; ; abc_d[6] ; ; ; ; abc_d[7] ; ; ; ; hdmi_sda ; ; ; ; exth_ha ; ; ; ; exth_hb ; ; ; ; exth_hd ; ; ; ; exth_he ; ; ; ; exth_hf ; ; ; ; exth_hg ; ; ; ; sr_dq[0] ; ; ; ; sr_dq[1] ; ; ; ; sr_dq[2] ; ; ; ; sr_dq[3] ; ; ; ; sr_dq[4] ; ; ; ; sr_dq[5] ; ; ; ; sr_dq[6] ; ; ; ; sr_dq[7] ; ; ; ; sr_dq[8] ; ; ; ; sr_dq[9] ; ; ; ; sr_dq[10] ; ; ; ; sr_dq[11] ; ; ; ; sr_dq[12] ; ; ; ; sr_dq[13] ; ; ; ; sr_dq[14] ; ; ; ; sr_dq[15] ; ; ; ; sd_dat[0] ; ; ; ; sd_dat[1] ; ; ; ; sd_dat[2] ; ; ; ; sd_dat[3] ; ; ; ; spi_clk ; ; ; ; spi_miso ; ; ; ; spi_mosi ; ; ; ; spi_cs_esp_n ; ; ; ; spi_cs_flash_n ; ; ; ; esp_io0 ; ; ; ; esp_int ; ; ; ; i2c_scl ; ; ; ; i2c_sda ; ; ; ; gpio[0] ; ; ; ; gpio[1] ; ; ; ; gpio[2] ; ; ; ; gpio[3] ; ; ; ; gpio[4] ; ; ; ; gpio[5] ; ; ; ; hdmi_scl ; ; ; ; hdmi_hpd ; ; ; ; clock_48 ; ; ; +---------------------+-------------------+---------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Control Signals ; +-----------------------------------------------------------------------------------------------------+----------------+---------+-------------------------+--------+----------------------+------------------+---------------------------+ ; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ; +-----------------------------------------------------------------------------------------------------+----------------+---------+-------------------------+--------+----------------------+------------------+---------------------------+ ; clock_48 ; PIN_M15 ; 1 ; Clock ; no ; -- ; -- ; -- ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|fast_clock ; PLL_1 ; 82 ; Clock ; yes ; Global Clock ; GCLK3 ; -- ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; FF_X24_Y24_N19 ; 41 ; Clock enable ; no ; -- ; -- ; -- ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|wire_lvds_tx_pll_clk[1] ; PLL_1 ; 31 ; Clock ; yes ; Global Clock ; GCLK4 ; -- ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[1] ; PLL_2 ; 45 ; Clock ; yes ; Global Clock ; GCLK7 ; -- ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] ; PLL_2 ; 68 ; Clock ; yes ; Global Clock ; GCLK9 ; -- ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_locked ; PLL_2 ; 13 ; Async. clear ; no ; -- ; -- ; -- ; ; rst_n ; FF_X31_Y28_N1 ; 14 ; Clock enable ; no ; -- ; -- ; -- ; ; rst_n ; FF_X31_Y28_N1 ; 75 ; Async. clear ; yes ; Global Clock ; GCLK13 ; -- ; ; tmdsenc:hdmitmds[0].enc|denreg ; FF_X27_Y22_N7 ; 42 ; Sync. clear, Sync. load ; no ; -- ; -- ; -- ; +-----------------------------------------------------------------------------------------------------+----------------+---------+-------------------------+--------+----------------------+------------------+---------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Global & Other Fast Signals ; +-----------------------------------------------------------------------------------------------------+---------------+---------+--------------------------------------+----------------------+------------------+---------------------------+ ; Name ; Location ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ; +-----------------------------------------------------------------------------------------------------+---------------+---------+--------------------------------------+----------------------+------------------+---------------------------+ ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|fast_clock ; PLL_1 ; 82 ; 0 ; Global Clock ; GCLK3 ; -- ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|wire_lvds_tx_pll_clk[1] ; PLL_1 ; 31 ; 0 ; Global Clock ; GCLK4 ; -- ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] ; PLL_2 ; 1 ; 0 ; Global Clock ; GCLK8 ; -- ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[1] ; PLL_2 ; 45 ; 0 ; Global Clock ; GCLK7 ; -- ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] ; PLL_2 ; 68 ; 0 ; Global Clock ; GCLK9 ; -- ; ; rst_n ; FF_X31_Y28_N1 ; 75 ; 0 ; Global Clock ; GCLK13 ; -- ; +-----------------------------------------------------------------------------------------------------+---------------+---------+--------------------------------------+----------------------+------------------+---------------------------+ +------------------------------------------------+ ; Routing Usage Summary ; +-----------------------+------------------------+ ; Routing Resource Type ; Usage ; +-----------------------+------------------------+ ; Block interconnects ; 257 / 47,787 ( < 1 % ) ; ; C16 interconnects ; 7 / 1,804 ( < 1 % ) ; ; C4 interconnects ; 95 / 31,272 ( < 1 % ) ; ; Direct links ; 75 / 47,787 ( < 1 % ) ; ; Global clocks ; 6 / 20 ( 30 % ) ; ; Local interconnects ; 196 / 15,408 ( 1 % ) ; ; R24 interconnects ; 5 / 1,775 ( < 1 % ) ; ; R4 interconnects ; 135 / 41,310 ( < 1 % ) ; +-----------------------+------------------------+ +----------------------------------------------------------------------------+ ; LAB Logic Elements ; +---------------------------------------------+------------------------------+ ; Number of Logic Elements (Average = 11.28) ; Number of LABs (Total = 29) ; +---------------------------------------------+------------------------------+ ; 1 ; 1 ; ; 2 ; 5 ; ; 3 ; 0 ; ; 4 ; 0 ; ; 5 ; 1 ; ; 6 ; 0 ; ; 7 ; 1 ; ; 8 ; 1 ; ; 9 ; 1 ; ; 10 ; 0 ; ; 11 ; 0 ; ; 12 ; 1 ; ; 13 ; 1 ; ; 14 ; 3 ; ; 15 ; 4 ; ; 16 ; 10 ; +---------------------------------------------+------------------------------+ +-------------------------------------------------------------------+ ; LAB-wide Signals ; +------------------------------------+------------------------------+ ; LAB-wide Signals (Average = 1.52) ; Number of LABs (Total = 29) ; +------------------------------------+------------------------------+ ; 1 Async. clear ; 10 ; ; 1 Clock ; 22 ; ; 1 Clock enable ; 3 ; ; 1 Sync. clear ; 3 ; ; 1 Sync. load ; 1 ; ; 2 Clocks ; 5 ; +------------------------------------+------------------------------+ +-----------------------------------------------------------------------------+ ; LAB Signals Sourced ; +----------------------------------------------+------------------------------+ ; Number of Signals Sourced (Average = 18.45) ; Number of LABs (Total = 29) ; +----------------------------------------------+------------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 2 ; ; 3 ; 3 ; ; 4 ; 1 ; ; 5 ; 0 ; ; 6 ; 0 ; ; 7 ; 1 ; ; 8 ; 0 ; ; 9 ; 0 ; ; 10 ; 1 ; ; 11 ; 0 ; ; 12 ; 0 ; ; 13 ; 0 ; ; 14 ; 0 ; ; 15 ; 0 ; ; 16 ; 1 ; ; 17 ; 1 ; ; 18 ; 0 ; ; 19 ; 3 ; ; 20 ; 0 ; ; 21 ; 0 ; ; 22 ; 0 ; ; 23 ; 5 ; ; 24 ; 3 ; ; 25 ; 0 ; ; 26 ; 2 ; ; 27 ; 1 ; ; 28 ; 2 ; ; 29 ; 1 ; ; 30 ; 2 ; +----------------------------------------------+------------------------------+ +--------------------------------------------------------------------------------+ ; LAB Signals Sourced Out ; +-------------------------------------------------+------------------------------+ ; Number of Signals Sourced Out (Average = 4.93) ; Number of LABs (Total = 29) ; +-------------------------------------------------+------------------------------+ ; 0 ; 1 ; ; 1 ; 3 ; ; 2 ; 9 ; ; 3 ; 4 ; ; 4 ; 1 ; ; 5 ; 3 ; ; 6 ; 0 ; ; 7 ; 1 ; ; 8 ; 0 ; ; 9 ; 0 ; ; 10 ; 0 ; ; 11 ; 0 ; ; 12 ; 7 ; +-------------------------------------------------+------------------------------+ +----------------------------------------------------------------------------+ ; LAB Distinct Inputs ; +---------------------------------------------+------------------------------+ ; Number of Distinct Inputs (Average = 6.76) ; Number of LABs (Total = 29) ; +---------------------------------------------+------------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 5 ; ; 3 ; 8 ; ; 4 ; 1 ; ; 5 ; 1 ; ; 6 ; 0 ; ; 7 ; 2 ; ; 8 ; 1 ; ; 9 ; 1 ; ; 10 ; 2 ; ; 11 ; 1 ; ; 12 ; 0 ; ; 13 ; 1 ; ; 14 ; 1 ; ; 15 ; 1 ; ; 16 ; 2 ; ; 17 ; 1 ; +---------------------------------------------+------------------------------+ +------------------------------------------+ ; I/O Rules Summary ; +----------------------------------+-------+ ; I/O Rules Statistic ; Total ; +----------------------------------+-------+ ; Total I/O Rules ; 30 ; ; Number of I/O Rules Passed ; 17 ; ; Number of I/O Rules Failed ; 0 ; ; Number of I/O Rules Unchecked ; 0 ; ; Number of I/O Rules Inapplicable ; 13 ; +----------------------------------+-------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; I/O Rules Details ; +--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+-------------------------------------------------+--------+------------------------+-------------------+ ; Status ; ID ; Category ; Rule Description ; Severity ; Information ; Device ; Area ; Extra Information ; +--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+-------------------------------------------------+--------+------------------------+-------------------+ ; Pass ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000002 ; Capacity Checks ; Number of clocks in an I/O bank should not exceed the number of clocks available. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000004 ; Voltage Compatibility Checks ; The I/O bank should support the requested VCCIO. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000005 ; Voltage Compatibility Checks ; The I/O bank should not have competing VREF values. ; Critical ; No VREF I/O Standard assignments found. ; ALL ; I/O ; ; ; Pass ; IO_000006 ; Voltage Compatibility Checks ; The I/O bank should not have competing VCCIO values. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000008 ; Valid Location Checks ; Checks for reserved locations. ; Critical ; No reserved LogicLock region found. ; ALL ; I/O ; ; ; Pass ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value. ; Critical ; No Termination assignments found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time. ; Critical ; No Termination assignments found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time. ; Critical ; No Slew Rate assignments found. ; ALL ; I/O ; ; ; Pass ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; ALL ; I/O ; ; ; Pass ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; ALL ; I/O ; ; ; Pass ; IO_000033 ; Electromigration Checks ; Current density for consecutive I/Os should not exceed 240mA for row I/Os and 240mA for column I/Os. ; Critical ; 0 such failures found. ; ALL ; I/O ; ; ; Pass ; IO_000034 ; SI Related Distance Checks ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O. ; High ; 0 such failures found. ; ALL ; I/O ; ; ; Inapplicable ; IO_000042 ; SI Related SSO Limit Checks ; No more than 20 outputs are allowed in a VREF group when VREF is being read from. ; High ; No VREF I/O Standard assignments found. ; ALL ; I/O ; ; ; ---- ; ---- ; Disclaimer ; LVDS rules are checked but not reported. ; None ; ---- ; ALL ; Differential Signaling ; ; +--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+-------------------------------------------------+--------+------------------------+-------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; I/O Rules Matrix ; +--------------------+--------------+--------------+--------------+-----------+--------------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ ; Pin/Rules ; IO_000003 ; IO_000002 ; IO_000001 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000020 ; IO_000011 ; IO_000021 ; IO_000023 ; IO_000024 ; IO_000026 ; IO_000027 ; IO_000045 ; IO_000046 ; IO_000047 ; IO_000009 ; IO_000010 ; IO_000012 ; IO_000013 ; IO_000014 ; IO_000015 ; IO_000018 ; IO_000022 ; IO_000019 ; IO_000033 ; IO_000034 ; IO_000042 ; +--------------------+--------------+--------------+--------------+-----------+--------------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ ; Total Pass ; 139 ; 7 ; 139 ; 143 ; 0 ; 143 ; 139 ; 0 ; 91 ; 2 ; 4 ; 58 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 143 ; 143 ; 0 ; 0 ; 4 ; 91 ; 2 ; 0 ; 0 ; 143 ; 103 ; 0 ; ; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; Total Inapplicable ; 4 ; 136 ; 4 ; 0 ; 143 ; 0 ; 4 ; 143 ; 52 ; 141 ; 139 ; 85 ; 143 ; 143 ; 143 ; 143 ; 143 ; 143 ; 0 ; 0 ; 143 ; 143 ; 139 ; 52 ; 141 ; 143 ; 143 ; 0 ; 40 ; 143 ; ; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; abc_clk ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; abc_a[0] ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; abc_a[1] ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; abc_a[2] ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; ; abc_a[3] ; Pass ; Inapplicable ; Pass ; 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Pass ; Pass ; Inapplicable ; ; hdmi_clk(n) ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; +--------------------+--------------+--------------+--------------+-----------+--------------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+ +----------------------------------------------------------------------------------+ ; Fitter Device Options ; +------------------------------------------------------------------+---------------+ ; Option ; Setting ; +------------------------------------------------------------------+---------------+ ; Enable user-supplied start-up clock (CLKUSR) ; Off ; ; Enable device-wide reset (DEV_CLRn) ; Off ; ; Enable device-wide output enable (DEV_OE) ; Off ; ; Enable INIT_DONE output ; Off ; ; Configuration scheme ; Active Serial ; ; Error detection CRC ; Off ; ; Enable open drain on CRC_ERROR pin ; Off ; ; Enable input tri-state on active configuration pins in user mode ; Off ; ; Configuration Voltage Level ; 3.3V ; ; Force Configuration Voltage Level ; On ; ; nCEO ; Unreserved ; ; Data[0] ; Unreserved ; ; Data[1]/ASDO ; Unreserved ; ; Data[7..2] ; Unreserved ; ; FLASH_nCE/nCSO ; Unreserved ; ; Other Active Parallel pins ; Unreserved ; ; DCLK ; Unreserved ; +------------------------------------------------------------------+---------------+ +------------------------------------+ ; Operating Settings and Conditions ; +---------------------------+--------+ ; Setting ; Value ; +---------------------------+--------+ ; Nominal Core Voltage ; 1.20 V ; ; Low Junction Temperature ; 0 °C ; ; High Junction Temperature ; 85 °C ; +---------------------------+--------+ +---------------------------------------------------------------------------------------------------------------------------------------------------+ ; Estimated Delay Added for Hold Timing Summary ; +---------------------------------------------------------------+---------------------------------------------------------------+-------------------+ ; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ; +---------------------------------------------------------------+---------------------------------------------------------------+-------------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 10.7 ; +---------------------------------------------------------------+---------------------------------------------------------------+-------------------+ Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off. This will disable optimization of problematic paths and expose them for further analysis using the Timing Analyzer. +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Estimated Delay Added for Hold Timing Details ; +--------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------------------+ ; Source Register ; Destination Register ; Delay Added in ns ; +--------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------------------+ ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[28] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[0] ; 0.579 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[26] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[1] ; 0.579 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[24] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[2] ; 0.579 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[22] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[3] ; 0.579 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[20] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[4] ; 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0.579 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[3] ; 0.579 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; 0.430 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[14] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26|shift_reg[2] ; 0.275 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[1] ; 0.263 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; 0.182 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; 0.182 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; 0.182 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; 0.182 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; 0.182 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; 0.182 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24|shift_reg[4] ; 0.043 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[1] ; 0.025 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[0] ; 0.025 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[6] ; 0.025 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[5] ; 0.025 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[2] ; 0.025 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[1] ; 0.025 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[0] ; 0.025 ; +--------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------------------+ Note: This table only shows the top 33 path(s) that have the largest delay added for hold. +-----------------+ ; Fitter Messages ; +-----------------+ Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance. Info (20030): Parallel compilation is enabled and will use 8 of the 8 processors detected Info (119006): Selected device EP4CE15F17C8 for design "max80" Info (119018): Selected Migration Device List Info (119019): Selected EP4CE10F17C8 for migration Info (119019): Selected EP4CE6F17C8 for migration Info (119021): Selected migration device list is legal with 166 total of migratable pins Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Warning (15536): Implemented PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" as Cyclone IV E PLL type, but with warnings File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15552): PLL constraints from migration devices are also being used File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Warning (15567): Can't achieve requested High bandwidth type; current PLL requires a bandwidth value of greater than 2.000 Mhz -- achieved bandwidth of 1.03 MHz to 1.97 MHz File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15099): Implementing clock multiplication of 2, clock division of 1, and phase shift of 0 degrees (0 ps) for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] port File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15099): Implementing clock multiplication of 2, clock division of 1, and phase shift of 0 degrees (0 ps) for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[1] port File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15099): Implementing clock multiplication of 3, clock division of 4, and phase shift of 0 degrees (0 ps) for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] port File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15535): Implemented PLL "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|lvds_tx_pll" as Cyclone IV E PLL type File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 633 Info (15552): PLL constraints from migration devices are also being used File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 633 Info (15099): Implementing clock multiplication of 5, clock division of 1, and phase shift of -90 degrees (-1389 ps) for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|fast_clock port File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 633 Info (15099): Implementing clock multiplication of 1, clock division of 1, and phase shift of -18 degrees (-1389 ps) for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|wire_lvds_tx_pll_clk[1] port File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 630 Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature. Info (165059): Selected device migration path cannot use 8 pins as differential receiver I/Os Info (165060): Pin M8 Info (165060): Pin R12 Info (165060): Pin T12 Info (165060): Pin L11 Info (165060): Pin L16 Info (165060): Pin A12 Info (165060): Pin F9 Info (165060): Pin B5 Info (165059): Selected device migration path cannot use 9 pins as differential transmitter I/Os Info (165060): Pin M8 Info (165060): Pin R12 Info (165060): Pin T12 Info (165060): Pin P14 Info (165060): Pin L11 Info (165060): Pin L16 Info (165060): Pin A12 Info (165060): Pin F9 Info (165060): Pin B5 Info (169141): DATA[0] dual-purpose pin not reserved Info (12825): Data[1]/ASDO dual-purpose pin not reserved Info (12825): nCSO dual-purpose pin not reserved Info (12825): DCLK dual-purpose pin not reserved Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details Info (169213): Configuration voltage level of 3.3V is enforced on the I/O bank 1. The VCCIO of the I/O bank 1 is set to 3.3V. Info (169213): Configuration voltage level of 3.3V is enforced on the I/O bank 1. The VCCIO of the I/O bank 1 is set to 3.3V. Warning (176674): Following 4 pins are differential I/O pins but do not have their complement pins. Hence, the Fitter automatically created the complement pins. Warning (176118): Pin "hdmi_d[0]" is a differential I/O pin but does not have its complement pin. Hence, fitter automatically created the complement pin "hdmi_d[0](n)" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 109 Warning (176118): Pin "hdmi_d[1]" is a differential I/O pin but does not have its complement pin. Hence, fitter automatically created the complement pin "hdmi_d[1](n)" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 109 Warning (176118): Pin "hdmi_d[2]" is a differential I/O pin but does not have its complement pin. Hence, fitter automatically created the complement pin "hdmi_d[2](n)" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 109 Warning (176118): Pin "hdmi_clk" is a differential I/O pin but does not have its complement pin. Hence, fitter automatically created the complement pin "hdmi_clk(n)" File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 110 Warning (15536): Implemented PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" as Cyclone IV E PLL type, but with warnings File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15552): PLL constraints from migration devices are also being used File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Warning (15567): Can't achieve requested High bandwidth type; current PLL requires a bandwidth value of greater than 2.000 Mhz -- achieved bandwidth of 1.03 MHz to 1.97 MHz File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15099): Implementing clock multiplication of 2, clock division of 1, and phase shift of 0 degrees (0 ps) for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] port File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15099): Implementing clock multiplication of 2, clock division of 1, and phase shift of 0 degrees (0 ps) for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[1] port File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15099): Implementing clock multiplication of 3, clock division of 4, and phase shift of 0 degrees (0 ps) for pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] port File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Info (15535): Implemented PLL "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|lvds_tx_pll" as Cyclone IV E PLL type File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 633 Info (15552): PLL constraints from migration devices are also being used File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 633 Info (15099): Implementing clock multiplication of 5, clock division of 1, and phase shift of -90 degrees (-1389 ps) for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|fast_clock port File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 633 Info (15099): Implementing clock multiplication of 1, clock division of 1, and phase shift of -18 degrees (-1389 ps) for hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|wire_lvds_tx_pll_clk[1] port File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 630 Info (332164): Evaluating HDL-embedded SDC commands Info (332165): Entity pll_altpll Info (332166): set_false_path -from ** -to *phasedone_state* Info (332166): set_false_path -from ** -to *internal_phasestep* Warning (332174): Ignored filter at qfit2_legacy_fmain_fitter_flow.tcl(117): *phasedone_state* could not be matched with a clock or keeper or register or port or pin or cell or partition File: /opt/altera/20.1/quartus/common/tcl/internal/qfit2_legacy_fmain_fitter_flow.tcl Line: 117 Warning (332049): Ignored set_false_path at qfit2_legacy_fmain_fitter_flow.tcl(117): Argument is not an object ID File: /opt/altera/20.1/quartus/common/tcl/internal/qfit2_legacy_fmain_fitter_flow.tcl Line: 117 Info (332050): run_legacy_fitter_flow File: /opt/altera/20.1/quartus/common/tcl/internal/qfit2_legacy_fmain_fitter_flow.tcl Line: 117 Warning (332174): Ignored filter at qfit2_legacy_fmain_fitter_flow.tcl(117): *internal_phasestep* could not be matched with a clock or keeper or register or port or pin or cell or partition File: /opt/altera/20.1/quartus/common/tcl/internal/qfit2_legacy_fmain_fitter_flow.tcl Line: 117 Warning (332049): Ignored set_false_path at qfit2_legacy_fmain_fitter_flow.tcl(117): Argument is not an object ID File: /opt/altera/20.1/quartus/common/tcl/internal/qfit2_legacy_fmain_fitter_flow.tcl Line: 117 Info (332050): run_legacy_fitter_flow File: /opt/altera/20.1/quartus/common/tcl/internal/qfit2_legacy_fmain_fitter_flow.tcl Line: 117 Info (332104): Reading SDC File: 'max80.sdc' Info (332110): Deriving PLL clocks Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[0]} {pll|altpll_component|auto_generated|pll1|clk[0]} Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[1]} {pll|altpll_component|auto_generated|pll1|clk[1]} Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -divide_by 4 -multiply_by 3 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[2]} {pll|altpll_component|auto_generated|pll1|clk[2]} Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -multiply_by 5 -phase -90.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -phase -18.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Warning (332174): Ignored filter at max80.sdc(30): *|synchronizer:*|qreg0* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 30 Warning (332049): Ignored set_multicycle_path at max80.sdc(31): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31 Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \ -start -setup 2 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31 Warning (332049): Ignored set_multicycle_path at max80.sdc(33): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33 Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \ -start -hold -1 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33 Warning (332174): Ignored filter at max80.sdc(37): sld_signaltap:* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Warning (332049): Ignored set_false_path at max80.sdc(37): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Info (332050): set_false_path -to [get_registers sld_signaltap:*] File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Info (332154): The derive_clock_uncertainty command did not apply clock uncertainty to any clock-to-clock transfers. Info (332129): Detected timing requirements -- optimizing circuit to achieve only the specified requirements Info (332111): Found 8 clocks Info (332111): Period Clock Name Info (332111): ======== ============ Info (332111): 20.834 clock_48 Info (332111): 5.555 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332111): 27.778 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332111): 10.417 pll|altpll_component|auto_generated|pll1|clk[0] Info (332111): 10.417 pll|altpll_component|auto_generated|pll1|clk[1] Info (332111): 27.778 pll|altpll_component|auto_generated|pll1|clk[2] Info (332111): 10.417 rst_n Info (332111): 30517.579 rtc_32khz Info (176353): Automatically promoted node hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|fast_clock (placed in counter C0 of PLL_1) File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 891 Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3 Info (176353): Automatically promoted node hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|wire_lvds_tx_pll_clk[1] (placed in counter C1 of PLL_1) File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 891 Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G4 Info (176353): Automatically promoted node pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] (placed in counter C0 of PLL_2) File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 605 Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G8 Info (176353): Automatically promoted node pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[1] (placed in counter C2 of PLL_2) File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 605 Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G7 Info (176353): Automatically promoted node pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] (placed in counter C1 of PLL_2) File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 605 Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G9 Info (176353): Automatically promoted node rst_n File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 123 Info (176355): Automatically promoted destinations to use location or clock signal Global Clock Info (176356): Following destination nodes may be non-global or may not use global or regional clocks Info (176357): Destination node rst_ctr[11] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[10] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[9] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[8] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[7] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[6] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[5] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[4] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[3] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176357): Destination node rst_ctr[2] File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 148 Info (176358): Non-global destination nodes limited to 10 nodes Info (176233): Starting register packing Info (176221): The fitter is attempting to aggressively pack all registers connected to the input, output, or output enable pins into I/Os. Info (176235): Finished register packing Extra Info (176218): Packed 3 registers into blocks of type I/O Output Buffer Extra Info (176220): Created 3 register duplicates Warning (15058): PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" is in normal or source synchronous mode with output clock "compensate_clock" set to clk[0] that is not fully compensated because it feeds an output pin -- only PLLs in zero delay buffer mode can fully compensate output pins File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Warning (15064): PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" output port clk[0] feeds output pin "sr_clk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance File: /home/hpa/abc80/max80/blinktest/db/pll_altpll.v Line: 491 Warning (15055): PLL "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|lvds_tx_pll" input clock inclk[0] is not fully compensated and may have reduced jitter performance because it is fed by a non-dedicated input File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 633 Info (15024): Input port INCLK[0] of node "hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|lvds_tx_pll" is driven by pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2]~clkctrl which is OUTCLK output port of Clock control block type node pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2]~clkctrl File: /home/hpa/abc80/max80/blinktest/db/hdmitx_lvds_tx.v Line: 633 Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01 Info (14896): Fitter has disabled Advanced Physical Optimization because it is not supported for the current family. Info (170189): Fitter placement preparation operations beginning Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00 Info (170191): Fitter placement operations beginning Info (170137): Fitter placement was successful Info (170192): Fitter placement operations ending: elapsed time is 00:00:00 Info (170193): Fitter routing operations beginning Info (170195): Router estimated average interconnect usage is 0% of the available device resources Info (170196): Router estimated peak interconnect usage is 2% of the available device resources in the region that extends from location X21_Y20 to location X30_Y29 Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. Info (170201): Optimizations that may affect the design's routability were skipped Info (170200): Optimizations that may affect the design's timing were skipped Info (170194): Fitter routing operations ending: elapsed time is 00:00:00 Info (11888): Total time spent on timing analysis during the Fitter is 0.10 seconds. Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00 Info (169213): Configuration voltage level of 3.3V is enforced on the I/O bank 1. The VCCIO of the I/O bank 1 is set to 3.3V. Info (169213): Configuration voltage level of 3.3V is enforced on the I/O bank 1. The VCCIO of the I/O bank 1 is set to 3.3V. Warning (171167): Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information. Warning (169180): Following 1 pins must use external clamping diodes. Info (169178): Pin flash_miso uses I/O standard 3.3-V LVTTL at H2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 83 Warning (169177): 90 pins must meet Intel FPGA requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing Cyclone IV E Devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O Systems. Info (169178): Pin abc_clk uses I/O standard 3.3-V LVTTL at T8 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 16 Info (169178): Pin abc_a[0] uses I/O standard 3.3-V LVTTL at A8 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[1] uses I/O standard 3.3-V LVTTL at B8 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[2] uses I/O standard 3.3-V LVTTL at A9 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[3] uses I/O standard 3.3-V LVTTL at D1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[4] uses I/O standard 3.3-V LVTTL at G5 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[5] uses I/O standard 3.3-V LVTTL at F3 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[6] uses I/O standard 3.3-V LVTTL at E1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[7] uses I/O standard 3.3-V LVTTL at F1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[8] uses I/O standard 3.3-V LVTTL at G1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[9] uses I/O standard 3.3-V LVTTL at J1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[10] uses I/O standard 3.3-V LVTTL at L4 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[11] uses I/O standard 3.3-V LVTTL at K1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[12] uses I/O standard 3.3-V LVTTL at L1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[13] uses I/O standard 3.3-V LVTTL at M1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[14] uses I/O standard 3.3-V LVTTL at N2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_a[15] uses I/O standard 3.3-V LVTTL at N1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 17 Info (169178): Pin abc_rst_n uses I/O standard 3.3-V LVTTL at P2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 20 Info (169178): Pin abc_cs_n uses I/O standard 3.3-V LVTTL at F2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 21 Info (169178): Pin abc_out_n[0] uses I/O standard 3.3-V LVTTL at G2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Info (169178): Pin abc_out_n[1] uses I/O standard 3.3-V LVTTL at J2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Info (169178): Pin abc_out_n[2] uses I/O standard 3.3-V LVTTL at K5 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Info (169178): Pin abc_out_n[3] uses I/O standard 3.3-V LVTTL at L3 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Info (169178): Pin abc_out_n[4] uses I/O standard 3.3-V LVTTL at K2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 22 Info (169178): Pin abc_inp_n[0] uses I/O standard 3.3-V LVTTL at L2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 23 Info (169178): Pin abc_inp_n[1] uses I/O standard 3.3-V LVTTL at M2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 23 Info (169178): Pin abc_xmemfl_n uses I/O standard 3.3-V LVTTL at N3 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 24 Info (169178): Pin abc_xmemw800_n uses I/O standard 3.3-V LVTTL at P1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 25 Info (169178): Pin abc_xmemw80_n uses I/O standard 3.3-V LVTTL at R1 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 26 Info (169178): Pin abc_xinpstb_n uses I/O standard 3.3-V LVTTL at T12 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 27 Info (169178): Pin abc_xoutpstb_n uses I/O standard 3.3-V LVTTL at L10 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 28 Info (169178): Pin exth_hc uses I/O standard 3.3-V LVTTL at T9 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 48 Info (169178): Pin exth_hh uses I/O standard 3.3-V LVTTL at R8 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 53 Info (169178): Pin tty_txd uses I/O standard 3.3-V LVTTL at E16 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 73 Info (169178): Pin tty_rts uses I/O standard 3.3-V LVTTL at D16 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 75 Info (169178): Pin tty_dtr uses I/O standard 3.3-V LVTTL at P14 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 77 Info (169178): Pin rtc_32khz uses I/O standard 3.3-V LVTTL at E15 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 99 Info (169178): Pin rtc_int_n uses I/O standard 3.3-V LVTTL at B16 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 100 Info (169178): Pin abc_d[0] uses I/O standard 3.3-V LVTTL at P3 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169178): Pin abc_d[1] uses I/O standard 3.3-V LVTTL at M6 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169178): Pin abc_d[2] uses I/O standard 3.3-V LVTTL at N5 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169178): Pin abc_d[3] uses I/O standard 3.3-V LVTTL at T2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169178): Pin abc_d[4] uses I/O standard 3.3-V LVTTL at R3 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169178): Pin abc_d[5] uses I/O standard 3.3-V LVTTL at T3 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169178): Pin abc_d[6] uses I/O standard 3.3-V LVTTL at R4 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169178): Pin abc_d[7] uses I/O standard 3.3-V LVTTL at T4 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169178): Pin hdmi_sda uses I/O standard 3.3-V LVTTL at R13 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 112 Info (169178): Pin exth_ha uses I/O standard 3.3-V LVTTL at N12 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 46 Info (169178): Pin exth_hb uses I/O standard 3.3-V LVTTL at N9 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 47 Info (169178): Pin exth_hd uses I/O standard 3.3-V LVTTL at R11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 49 Info (169178): Pin exth_he uses I/O standard 3.3-V LVTTL at R12 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 50 Info (169178): Pin exth_hf uses I/O standard 3.3-V LVTTL at T11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 51 Info (169178): Pin exth_hg uses I/O standard 3.3-V LVTTL at N11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 52 Info (169178): Pin sr_dq[0] uses I/O standard 3.3-V LVTTL at A12 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[1] uses I/O standard 3.3-V LVTTL at E11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[2] uses I/O standard 3.3-V LVTTL at D11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[3] uses I/O standard 3.3-V LVTTL at C11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[4] uses I/O standard 3.3-V LVTTL at B11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[5] uses I/O standard 3.3-V LVTTL at A11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[6] uses I/O standard 3.3-V LVTTL at B10 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[7] uses I/O standard 3.3-V LVTTL at A10 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[8] uses I/O standard 3.3-V LVTTL at A5 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[9] uses I/O standard 3.3-V LVTTL at E7 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[10] uses I/O standard 3.3-V LVTTL at B5 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[11] uses I/O standard 3.3-V LVTTL at A4 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[12] uses I/O standard 3.3-V LVTTL at E6 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[13] uses I/O standard 3.3-V LVTTL at D6 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[14] uses I/O standard 3.3-V LVTTL at C6 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sr_dq[15] uses I/O standard 3.3-V LVTTL at D5 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169178): Pin sd_dat[0] uses I/O standard 3.3-V LVTTL at F15 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Info (169178): Pin sd_dat[1] uses I/O standard 3.3-V LVTTL at M10 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Info (169178): Pin sd_dat[2] uses I/O standard 3.3-V LVTTL at F14 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Info (169178): Pin sd_dat[3] uses I/O standard 3.3-V LVTTL at F16 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Info (169178): Pin spi_clk uses I/O standard 3.3-V LVTTL at P6 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 86 Info (169178): Pin spi_miso uses I/O standard 3.3-V LVTTL at M7 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 87 Info (169178): Pin spi_mosi uses I/O standard 3.3-V LVTTL at M8 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 88 Info (169178): Pin spi_cs_esp_n uses I/O standard 3.3-V LVTTL at N8 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 89 Info (169178): Pin spi_cs_flash_n uses I/O standard 3.3-V LVTTL at N6 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 90 Info (169178): Pin esp_io0 uses I/O standard 3.3-V LVTTL at L8 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 93 Info (169178): Pin esp_int uses I/O standard 3.3-V LVTTL at P8 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 94 Info (169178): Pin i2c_scl uses I/O standard 3.3-V LVTTL at C16 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 97 Info (169178): Pin i2c_sda uses I/O standard 3.3-V LVTTL at C15 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 98 Info (169178): Pin gpio[0] uses I/O standard 3.3-V LVTTL at L7 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169178): Pin gpio[1] uses I/O standard 3.3-V LVTTL at P9 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169178): Pin gpio[2] uses I/O standard 3.3-V LVTTL at T6 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169178): Pin gpio[3] uses I/O standard 3.3-V LVTTL at R10 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169178): Pin gpio[4] uses I/O standard 3.3-V LVTTL at T7 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169178): Pin gpio[5] uses I/O standard 3.3-V LVTTL at R7 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169178): Pin hdmi_scl uses I/O standard 3.3-V LVTTL at M11 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 111 Info (169178): Pin hdmi_hpd uses I/O standard 3.3-V LVTTL at T15 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 114 Warning (169203): PCI-clamp diode is not supported in this mode. The following 1 pins must meet the Intel FPGA requirements for 3.3V, 3.0V, and 2.5V interfaces if they are connected to devices other than the supported configuration devices. In these cases, Intel recommends termination method as specified in the Application Note 447. Info (169178): Pin flash_miso uses I/O standard 3.3-V LVTTL at H2 File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 83 Warning (169064): Following 52 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting results Info (169065): Pin abc_d[0] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169065): Pin abc_d[1] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169065): Pin abc_d[2] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169065): Pin abc_d[3] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169065): Pin abc_d[4] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169065): Pin abc_d[5] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169065): Pin abc_d[6] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169065): Pin abc_d[7] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 18 Info (169065): Pin hdmi_sda has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 112 Info (169065): Pin exth_ha has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 46 Info (169065): Pin exth_hb has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 47 Info (169065): Pin exth_hd has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 49 Info (169065): Pin exth_he has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 50 Info (169065): Pin exth_hf has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 51 Info (169065): Pin exth_hg has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 52 Info (169065): Pin sr_dq[0] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[1] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[2] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[3] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[4] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[5] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[6] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[7] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[8] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[9] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[10] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[11] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[12] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[13] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[14] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sr_dq[15] has a permanently enabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 60 Info (169065): Pin sd_dat[0] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Info (169065): Pin sd_dat[1] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Info (169065): Pin sd_dat[2] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Info (169065): Pin sd_dat[3] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 70 Info (169065): Pin spi_clk has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 86 Info (169065): Pin spi_miso has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 87 Info (169065): Pin spi_mosi has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 88 Info (169065): Pin spi_cs_esp_n has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 89 Info (169065): Pin spi_cs_flash_n has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 90 Info (169065): Pin esp_io0 has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 93 Info (169065): Pin esp_int has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 94 Info (169065): Pin i2c_scl has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 97 Info (169065): Pin i2c_sda has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 98 Info (169065): Pin gpio[0] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169065): Pin gpio[1] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169065): Pin gpio[2] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169065): Pin gpio[3] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169065): Pin gpio[4] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169065): Pin gpio[5] has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 106 Info (169065): Pin hdmi_scl has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 111 Info (169065): Pin hdmi_hpd has a permanently disabled output enable File: /home/hpa/abc80/max80/blinktest/max80.sv Line: 114 Info (144001): Generated suppressed messages file /home/hpa/abc80/max80/blinktest/output_files/max80.fit.smsg Info: Quartus Prime Fitter was successful. 0 errors, 29 warnings Info: Peak virtual memory: 1524 megabytes Info: Processing ended: Fri Aug 6 20:12:47 2021 Info: Elapsed time: 00:00:06 Info: Total CPU time (on all processors): 00:00:07 +----------------------------+ ; Fitter Suppressed Messages ; +----------------------------+ The suppressed messages can be found in /home/hpa/abc80/max80/blinktest/output_files/max80.fit.smsg. +---------------------------------------------------------------+ ; Assembler Summary ; +-----------------------+---------------------------------------+ ; Assembler Status ; Successful - Fri Aug 6 20:12:50 2021 ; ; Revision Name ; max80 ; ; Top-level Entity Name ; max80 ; ; Family ; Cyclone IV E ; ; Device ; EP4CE15F17C8 ; +-----------------------+---------------------------------------+ +----------------------------------+ ; Assembler Settings ; +--------+---------+---------------+ ; Option ; Setting ; Default Value ; +--------+---------+---------------+ +--------------------------------------------------------+ ; Assembler Generated Files ; +--------------------------------------------------------+ ; File Name ; +--------------------------------------------------------+ ; /home/hpa/abc80/max80/blinktest/output_files/max80.sof ; ; /home/hpa/abc80/max80/blinktest/output_files/max80.jam ; ; /home/hpa/abc80/max80/blinktest/output_files/max80.jbc ; ; /home/hpa/abc80/max80/blinktest/output_files/max80.pof ; +--------------------------------------------------------+ +-------------------------------------+ ; Assembler Device Options: max80.sof ; +----------------+--------------------+ ; Option ; Setting ; +----------------+--------------------+ ; JTAG usercode ; 0x00111E47 ; ; Checksum ; 0x00111E47 ; +----------------+--------------------+ +-------------------------------------+ ; Assembler Device Options: max80.jam ; +-------------------------+-----------+ ; Option ; Setting ; +-------------------------+-----------+ ; JEDEC STAPL ASCII file ; ; +-------------------------+-----------+ +-------------------------------------+ ; Assembler Device Options: max80.jbc ; +-----------------------+-------------+ ; Option ; Setting ; +-----------------------+-------------+ ; STAPL Byte Code file ; ; +-----------------------+-------------+ +-------------------------------------+ ; Assembler Device Options: max80.pof ; +--------------------+----------------+ ; Option ; Setting ; +--------------------+----------------+ ; JTAG usercode ; 0x00000000 ; ; Checksum ; 0xFCE26A8B ; ; Compression Ratio ; 3 ; +--------------------+----------------+ +--------------------+ ; Assembler Messages ; +--------------------+ Info: ******************************************************************* Info: Running Quartus Prime Assembler Info: Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition Info: Processing started: Fri Aug 6 20:12:48 2021 Info: Command: quartus_asm --lower_priority --read_settings_files=off --write_settings_files=off max80 -c max80 Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance. Info (115031): Writing out detailed assembly data for power analysis Info (115030): Assembler is generating device programming files Info (210117): Created JAM or JBC file for the specified chain: Device 1 (EP4CE15F17; /home/hpa/abc80/max80/blinktest/output_files/max80.sof) Info (210117): Created JAM or JBC file for the specified chain: Device 1 (EP4CE15F17; /home/hpa/abc80/max80/blinktest/output_files/max80.sof) Info: Quartus Prime Assembler was successful. 0 errors, 1 warning Info: Peak virtual memory: 569 megabytes Info: Processing ended: Fri Aug 6 20:12:50 2021 Info: Elapsed time: 00:00:02 Info: Total CPU time (on all processors): 00:00:02 +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 16 ; ; Maximum allowed ; 8 ; ; ; ; ; Average used ; 1.04 ; ; Maximum used ; 8 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processors 2-8 ; 0.6% ; +----------------------------+-------------+ +-------------------------------------------------------------------------------------------+ ; Power Analyzer Summary ; +----------------------------------------+--------------------------------------------------+ ; Power Analyzer Status ; Successful - Fri Aug 6 20:12:54 2021 ; ; Quartus Prime Version ; 20.1.1 Build 720 11/11/2020 SJ Lite Edition ; ; Revision Name ; max80 ; ; Top-level Entity Name ; max80 ; ; Family ; Cyclone IV E ; ; Device ; EP4CE15F17C8 ; ; Power Models ; Final ; ; Total Thermal Power Dissipation ; 217.59 mW ; ; Core Dynamic Thermal Power Dissipation ; 37.20 mW ; ; Core Static Thermal Power Dissipation ; 60.20 mW ; ; I/O Thermal Power Dissipation ; 120.19 mW ; ; Power Estimation Confidence ; Low: user provided insufficient toggle rate data ; +----------------------------------------+--------------------------------------------------+ +----------------------------------------------------------------------------------------------------------------+ ; Power Analyzer Settings ; +------------------------------------------------------------------+-----------------------------+---------------+ ; Option ; Setting ; Default Value ; +------------------------------------------------------------------+-----------------------------+---------------+ ; Use smart compilation ; Off ; Off ; ; Enable parallel Assembler and Timing Analyzer during compilation ; On ; On ; ; Enable compact report table ; Off ; Off ; ; Default Power Input I/O Toggle Rate ; 12.5% ; 12.5% ; ; Preset Cooling Solution ; No Heat Sink With Still Air ; ; ; Board thermal model ; None (CONSERVATIVE) ; ; ; VCCA voltage ; 2.5V ; ; ; Default Power Toggle Rate ; 12.5% ; 12.5% ; ; Use vectorless estimation ; On ; On ; ; Use Input Files ; Off ; Off ; ; Filter Glitches in VCD File Reader ; On ; On ; ; Power Analyzer Report Signal Activity ; Off ; Off ; ; Power Analyzer Report Power Dissipation ; Off ; Off ; ; Device Power Characteristics ; TYPICAL ; TYPICAL ; ; Automatically Compute Junction Temperature ; On ; On ; ; Specified Junction Temperature ; 25 ; 25 ; ; Ambient Temperature ; 25 ; 25 ; ; Use Custom Cooling Solution ; Off ; Off ; ; Board Temperature ; 25 ; 25 ; +------------------------------------------------------------------+-----------------------------+---------------+ +----------------------------------------------+ ; Indeterminate Toggle Rates ; +----------------+-----------------------------+ ; Node ; Reason ; +----------------+-----------------------------+ ; abc_clk ; No valid clock domain found ; ; abc_a[0] ; No valid clock domain found ; ; abc_a[1] ; No valid clock domain found ; ; abc_a[2] ; No valid clock domain found ; ; abc_a[3] ; No valid clock domain found ; ; abc_a[4] ; No valid clock domain found ; ; abc_a[5] ; No valid clock domain found ; ; abc_a[6] ; No valid clock domain found ; ; abc_a[7] ; No valid clock domain found ; ; abc_a[8] ; No valid clock domain found ; ; abc_a[9] ; No valid clock domain found ; ; abc_a[10] ; No valid clock domain found ; ; abc_a[11] ; No valid clock domain found ; ; abc_a[12] ; No valid clock domain found ; ; abc_a[13] ; No valid clock domain found ; ; abc_a[14] ; No valid clock domain found ; ; abc_a[15] ; No valid clock domain found ; ; abc_rst_n ; No valid clock domain found ; ; abc_cs_n ; No valid clock domain found ; ; abc_out_n[0] ; No valid clock domain found ; ; abc_out_n[1] ; No valid clock domain found ; ; abc_out_n[2] ; No valid clock domain found ; ; abc_out_n[3] ; No valid clock domain found ; ; abc_out_n[4] ; No valid clock domain found ; ; abc_inp_n[0] ; No valid clock domain found ; ; abc_inp_n[1] ; No valid clock domain found ; ; abc_xmemfl_n ; No valid clock domain found ; ; abc_xmemw800_n ; No valid clock domain found ; ; abc_xmemw80_n ; No valid clock domain found ; ; abc_xinpstb_n ; No valid clock domain found ; ; abc_xoutpstb_n ; No valid clock domain found ; ; exth_hc ; No valid clock domain found ; ; exth_hh ; No valid clock domain found ; ; tty_txd ; No valid clock domain found ; ; tty_rts ; No valid clock domain found ; ; tty_dtr ; No valid clock domain found ; ; flash_miso ; No valid clock domain found ; ; rtc_int_n ; No valid clock domain found ; ; abc_d[0] ; No valid clock domain found ; ; abc_d[1] ; No valid clock domain found ; ; abc_d[2] ; No valid clock domain found ; ; abc_d[3] ; No valid clock domain found ; ; abc_d[4] ; No valid clock domain found ; ; abc_d[5] ; No valid clock domain found ; ; abc_d[6] ; No valid clock domain found ; ; abc_d[7] ; No valid clock domain found ; ; hdmi_sda ; No valid clock domain found ; ; exth_ha ; No valid clock domain found ; ; exth_hb ; No valid clock domain found ; ; exth_hd ; No valid clock domain found ; ; exth_he ; No valid clock domain found ; ; exth_hf ; No valid clock domain found ; ; exth_hg ; No valid clock domain found ; ; sr_dq[0] ; No valid clock domain found ; ; sr_dq[1] ; No valid clock domain found ; ; sr_dq[2] ; No valid clock domain found ; ; sr_dq[3] ; No valid clock domain found ; ; sr_dq[4] ; No valid clock domain found ; ; sr_dq[5] ; No valid clock domain found ; ; sr_dq[6] ; No valid clock domain found ; ; sr_dq[7] ; No valid clock domain found ; ; sr_dq[8] ; No valid clock domain found ; ; sr_dq[9] ; No valid clock domain found ; ; sr_dq[10] ; No valid clock domain found ; ; sr_dq[11] ; No valid clock domain found ; ; sr_dq[12] ; No valid clock domain found ; ; sr_dq[13] ; No valid clock domain found ; ; sr_dq[14] ; No valid clock domain found ; ; sr_dq[15] ; No valid clock domain found ; ; sd_dat[0] ; No valid clock domain found ; ; sd_dat[1] ; No valid clock domain found ; ; sd_dat[2] ; No valid clock domain found ; ; sd_dat[3] ; No valid clock domain found ; ; spi_clk ; No valid clock domain found ; ; spi_miso ; No valid clock domain found ; ; spi_mosi ; No valid clock domain found ; ; spi_cs_esp_n ; No valid clock domain found ; ; spi_cs_flash_n ; No valid clock domain found ; ; esp_io0 ; No valid clock domain found ; ; esp_int ; No valid clock domain found ; ; i2c_scl ; No valid clock domain found ; ; i2c_sda ; No valid clock domain found ; ; gpio[0] ; No valid clock domain found ; ; gpio[1] ; No valid clock domain found ; ; gpio[2] ; No valid clock domain found ; ; gpio[3] ; No valid clock domain found ; ; gpio[4] ; No valid clock domain found ; ; gpio[5] ; No valid clock domain found ; ; hdmi_scl ; No valid clock domain found ; ; hdmi_hpd ; No valid clock domain found ; +----------------+-----------------------------+ +----------------------------------------------------------------------+ ; Operating Conditions Used ; +-----------------------------------------+----------------------------+ ; Setting ; Value ; +-----------------------------------------+----------------------------+ ; Device power characteristics ; Typical ; ; ; ; ; Voltages ; ; ; VCCINT ; 1.20 V ; ; VCCA ; 2.50 V ; ; VCCD ; 1.20 V ; ; 3.3-V LVTTL I/O Standard ; 3.3 V ; ; 2.5 V I/O Standard ; 2.5 V ; ; LVDS I/O Standard ; 2.5 V ; ; ; ; ; Auto computed junction temperature ; 31.4 degrees Celsius ; ; Ambient temperature ; 25.0 degrees Celsius ; ; Junction-to-Case thermal resistance ; 7.30 degrees Celsius/Watt ; ; Case-to-Ambient thermal resistance ; 22.30 degrees Celsius/Watt ; ; ; ; ; Board model used ; Typical ; +-----------------------------------------+----------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------+ ; Thermal Power Dissipation by Block ; +------------+------------+---------------------+-----------------------------+--------------------------------+-------------------------------+ ; Block Name ; Block Type ; Total Thermal Power ; Block Thermal Dynamic Power ; Block Thermal Static Power (1) ; Routing Thermal Dynamic Power ; +------------+------------+---------------------+-----------------------------+--------------------------------+-------------------------------+ (1) The "Thermal Power Dissipation by Block" Table has been hidden. To show this table, please select the "Write power dissipation by block to report file" option under "PowerPlay Power Analyzer Settings". +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Thermal Power Dissipation by Block Type ; +---------------------------------------+-----------------------------------+-----------------------------+--------------------------------+-------------------------------+-----------------------------------------------------------+ ; Block Type ; Total Thermal Power by Block Type ; Block Thermal Dynamic Power ; Block Thermal Static Power (1) ; Routing Thermal Dynamic Power ; Block Average Toggle Rate (millions of transitions / sec) ; +---------------------------------------+-----------------------------------+-----------------------------+--------------------------------+-------------------------------+-----------------------------------------------------------+ ; PLL ; 22.56 mW ; 22.56 mW ; -- ; 0.00 mW ; 111.003 ; ; Combinational cell ; 0.41 mW ; 0.34 mW ; -- ; 0.07 mW ; 7.976 ; ; Clock control block ; 11.75 mW ; 0.00 mW ; -- ; 11.75 mW ; 180.003 ; ; Register cell ; 2.48 mW ; 1.87 mW ; -- ; 0.61 mW ; 13.191 ; ; Double Data Rate I/O Output Circuitry ; 0.49 mW ; 0.49 mW ; -- ; 0.00 mW ; 0.000 ; ; I/O register ; 0.21 mW ; 0.21 mW ; -- ; 0.00 mW ; 12.000 ; ; I/O ; 93.12 mW ; 3.58 mW ; 89.55 mW ; 0.00 mW ; 2.266 ; +---------------------------------------+-----------------------------------+-----------------------------+--------------------------------+-------------------------------+-----------------------------------------------------------+ (1) The "Block Thermal Static Power" for all block types except Pins and the Voltage Regulator, if one exists, is part of the "Core Static Thermal Power Dissipation" value found on the PowerPlay Power Analyzer-->Summary report panel. The "Core Static Thermal Power Dissipation" also contains the thermal static power dissipated by the routing. +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Thermal Power Dissipation by Hierarchy ; +-----------------------------------------------------------------+--------------------------------------+---------------------------------+-----------------------------------+-----------------------------------+--------------------------------------------------------------------------------------------------------------------+ ; Compilation Hierarchy Node ; Total Thermal Power by Hierarchy (1) ; Block Thermal Dynamic Power (1) ; Block Thermal Static Power (1)(2) ; Routing Thermal Dynamic Power (1) ; Full Hierarchy Name ; +-----------------------------------------------------------------+--------------------------------------+---------------------------------+-----------------------------------+-----------------------------------+--------------------------------------------------------------------------------------------------------------------+ ; |max80 ; 131.02 mW (96.32 mW) ; 29.05 mW (4.25 mW) ; 89.55 mW (89.55 mW) ; 12.43 mW (2.52 mW) ; |max80 ; ; |hard_block:auto_generated_inst ; 0.00 mW (0.00 mW) ; 0.00 mW (0.00 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|hard_block:auto_generated_inst ; ; |tmdsenc:hdmitmds[0].enc ; 0.16 mW (0.16 mW) ; 0.13 mW (0.13 mW) ; -- ; 0.03 mW (0.03 mW) ; |max80|tmdsenc:hdmitmds[0].enc ; ; |tmdsenc:hdmitmds[1].enc ; 0.14 mW (0.14 mW) ; 0.12 mW (0.12 mW) ; -- ; 0.02 mW (0.02 mW) ; |max80|tmdsenc:hdmitmds[1].enc ; ; |tmdsenc:hdmitmds[2].enc ; 0.15 mW (0.15 mW) ; 0.12 mW (0.12 mW) ; -- ; 0.03 mW (0.03 mW) ; |max80|tmdsenc:hdmitmds[2].enc ; ; |transpose:hdmitranspose ; 0.00 mW (0.00 mW) ; 0.00 mW (0.00 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|transpose:hdmitranspose ; ; |hdmitx:hdmitx ; 18.88 mW (0.00 mW) ; 13.23 mW (0.00 mW) ; -- ; 5.65 mW (0.00 mW) ; |max80|hdmitx:hdmitx ; ; |altlvds_tx:ALTLVDS_TX_component ; 18.88 mW (0.00 mW) ; 13.23 mW (0.00 mW) ; -- ; 5.65 mW (0.00 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component ; ; |hdmitx_lvds_tx:auto_generated ; 18.88 mW (17.24 mW) ; 13.23 mW (11.89 mW) ; -- ; 5.65 mW (5.35 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated ; ; |hdmitx_cntr:cntr2 ; 0.10 mW (0.10 mW) ; 0.08 mW (0.08 mW) ; -- ; 0.02 mW (0.02 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2 ; ; |hdmitx_cntr:cntr13 ; 0.10 mW (0.10 mW) ; 0.08 mW (0.08 mW) ; -- ; 0.02 mW (0.02 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13 ; ; |hdmitx_ddio_out:ddio_out ; 0.37 mW (0.37 mW) ; 0.37 mW (0.37 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out ; ; |hdmitx_shift_reg:outclk_shift_h ; 0.11 mW (0.11 mW) ; 0.09 mW (0.09 mW) ; -- ; 0.02 mW (0.02 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h ; ; |hdmitx_shift_reg:outclk_shift_l ; 0.09 mW (0.09 mW) ; 0.08 mW (0.08 mW) ; -- ; 0.02 mW (0.02 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l ; ; |hdmitx_ddio_out1:outclock_ddio ; 0.12 mW (0.12 mW) ; 0.12 mW (0.12 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out1:outclock_ddio ; ; |hdmitx_shift_reg1:shift_reg23 ; 0.12 mW (0.12 mW) ; 0.09 mW (0.09 mW) ; -- ; 0.03 mW (0.03 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23 ; ; |hdmitx_shift_reg1:shift_reg24 ; 0.12 mW (0.12 mW) ; 0.08 mW (0.08 mW) ; -- ; 0.04 mW (0.04 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24 ; ; |hdmitx_shift_reg1:shift_reg25 ; 0.12 mW (0.12 mW) ; 0.08 mW (0.08 mW) ; -- ; 0.04 mW (0.04 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25 ; ; |hdmitx_shift_reg1:shift_reg26 ; 0.12 mW (0.12 mW) ; 0.08 mW (0.08 mW) ; -- ; 0.04 mW (0.04 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26 ; ; |hdmitx_shift_reg1:shift_reg27 ; 0.14 mW (0.14 mW) ; 0.10 mW (0.10 mW) ; -- ; 0.04 mW (0.04 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27 ; ; |hdmitx_shift_reg1:shift_reg28 ; 0.13 mW (0.13 mW) ; 0.09 mW (0.09 mW) ; -- ; 0.04 mW (0.04 mW) ; |max80|hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28 ; ; |pll:pll ; 15.38 mW (0.00 mW) ; 11.21 mW (0.00 mW) ; -- ; 4.17 mW (0.00 mW) ; |max80|pll:pll ; ; |altpll:altpll_component ; 15.38 mW (0.00 mW) ; 11.21 mW (0.00 mW) ; -- ; 4.17 mW (0.00 mW) ; |max80|pll:pll|altpll:altpll_component ; ; |pll_altpll:auto_generated ; 15.38 mW (15.38 mW) ; 11.21 mW (11.21 mW) ; -- ; 4.17 mW (4.17 mW) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated ; ; |pll_altpll_dyn_phase_le:altpll_dyn_phase_le2 ; 0.00 mW (0.00 mW) ; 0.00 mW (0.00 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le:altpll_dyn_phase_le2 ; ; |pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4 ; 0.00 mW (0.00 mW) ; 0.00 mW (0.00 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le1:altpll_dyn_phase_le4 ; ; |pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5 ; 0.00 mW (0.00 mW) ; 0.00 mW (0.00 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_altpll_dyn_phase_le12:altpll_dyn_phase_le5 ; ; |pll_cntr:phasestep_counter ; 0.00 mW (0.00 mW) ; 0.00 mW (0.00 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr:phasestep_counter ; ; |pll_cntr1:pll_internal_phasestep ; 0.00 mW (0.00 mW) ; 0.00 mW (0.00 mW) ; -- ; 0.00 mW (0.00 mW) ; |max80|pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll_cntr1:pll_internal_phasestep ; +-----------------------------------------------------------------+--------------------------------------+---------------------------------+-----------------------------------+-----------------------------------+--------------------------------------------------------------------------------------------------------------------+ (1) Value in parentheses is the power consumed at that level of hierarchy. Value not in parentheses is the power consumed at that level of hierarchy plus the power consumed by all levels of hierarchy below it. (2) The "Block Thermal Static Power" for all levels of hierarchy except the top-level hierarchy is part of the "Core Static Thermal Power Dissipation" value found on the PowerPlay Power Analyzer-->Summary report panel. The "Core Static Thermal Power Dissipation" also contains the thermal static power dissipated by the routing. +--------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Core Dynamic Thermal Power Dissipation by Clock Domain ; +-----------------------------------------------------------------------------------------------------+-----------------------+--------------------------+ ; Clock Domain ; Clock Frequency (MHz) ; Total Core Dynamic Power ; +-----------------------------------------------------------------------------------------------------+-----------------------+--------------------------+ ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[0] ; 96.00 ; 12.46 ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[1] ; 96.00 ; 2.68 ; ; pll:pll|altpll:altpll_component|pll_altpll:auto_generated|wire_pll1_clk[2] ; 36.00 ; 1.39 ; ; clock_48 ; 48.00 ; 0.00 ; ; rst_n ; 96.00 ; 2.49 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|fast_clock ; 180.02 ; 18.12 ; ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|wire_lvds_tx_pll_clk[1] ; 36.00 ; 0.75 ; ; rtc_32khz ; 0.03 ; 0.00 ; +-----------------------------------------------------------------------------------------------------+-----------------------+--------------------------+ +------------------------------------------------------------------------------------------------------------------------------------+ ; Current Drawn from Voltage Supplies Summary ; +----------------+-------------------------+---------------------------+--------------------------+----------------------------------+ ; Voltage Supply ; Total Current Drawn (1) ; Dynamic Current Drawn (1) ; Static Current Drawn (1) ; Minimum Power Supply Current (2) ; +----------------+-------------------------+---------------------------+--------------------------+----------------------------------+ ; VCCINT ; 56.74 mA ; 13.06 mA ; 43.69 mA ; 56.74 mA ; ; VCCIO ; 28.27 mA ; 1.01 mA ; 27.26 mA ; 28.27 mA ; ; VCCA ; 21.83 mA ; 3.55 mA ; 18.28 mA ; 21.83 mA ; ; VCCD ; 19.19 mA ; 11.40 mA ; 7.78 mA ; 19.19 mA ; +----------------+-------------------------+---------------------------+--------------------------+----------------------------------+ (1) Currents reported in columns "Total Current Drawn", "Dynamic Current Drawn", and "Static Current Drawn" are sufficient for user operation of the device. (2) Currents reported in column "Minimum Power Supply Current" are sufficient for power-up, configuration, and user operation of the device. +-----------------------------------------------------------------------------------------------+ ; VCCIO Supply Current Drawn by I/O Bank ; +----------+---------------+---------------------+-----------------------+----------------------+ ; I/O Bank ; VCCIO Voltage ; Total Current Drawn ; Dynamic Current Drawn ; Static Current Drawn ; +----------+---------------+---------------------+-----------------------+----------------------+ ; 1 ; 3.3V ; 1.27 mA ; 0.00 mA ; 1.27 mA ; ; 2 ; 3.3V ; 1.31 mA ; 0.00 mA ; 1.31 mA ; ; 3 ; 3.3V ; 1.46 mA ; 0.00 mA ; 1.46 mA ; ; 4 ; 3.3V ; 1.53 mA ; 0.15 mA ; 1.38 mA ; ; 5 ; 2.5V ; 17.77 mA ; 0.03 mA ; 17.74 mA ; ; 6 ; 3.3V ; 1.25 mA ; 0.00 mA ; 1.25 mA ; ; 7 ; 3.3V ; 1.43 mA ; 0.00 mA ; 1.43 mA ; ; 8 ; 3.3V ; 2.25 mA ; 0.82 mA ; 1.43 mA ; +----------+---------------+---------------------+-----------------------+----------------------+ +-----------------------------------------------------------------------------------------------------------------------------------+ ; VCCIO Supply Current Drawn by Voltage ; +---------------+-------------------------+---------------------------+--------------------------+----------------------------------+ ; VCCIO Voltage ; Total Current Drawn (1) ; Dynamic Current Drawn (1) ; Static Current Drawn (1) ; Minimum Power Supply Current (2) ; +---------------+-------------------------+---------------------------+--------------------------+----------------------------------+ ; 2.5V ; 17.77 mA ; 0.03 mA ; 17.74 mA ; 17.77 mA ; ; 3.3V ; 10.50 mA ; 0.98 mA ; 9.53 mA ; 10.50 mA ; +---------------+-------------------------+---------------------------+--------------------------+----------------------------------+ (1) Currents reported in columns "Total Current Drawn", "Dynamic Current Drawn", and "Static Current Drawn" are sufficient for user operation of the device. (2) Currents reported in column "Minimum Power Supply Current" are sufficient for power-up, configuration, and user operation of the device. +--------------------------------------------------------------------------------------------------------------------------------------------------+ ; Confidence Metric Details ; +----------------------------------------------------------------------------------------+-------------+-------------+-------------+---------------+ ; Data Source ; Total ; Pin ; Registered ; Combinational ; +----------------------------------------------------------------------------------------+-------------+-------------+-------------+---------------+ ; Simulation (from file) ; ; ; ; ; ; -- Number of signals with Toggle Rate from Simulation ; 0 (0.0%) ; 0 (0.0%) ; 0 (0.0%) ; 0 (0.0%) ; ; -- Number of signals with Static Probability from Simulation ; 0 (0.0%) ; 0 (0.0%) ; 0 (0.0%) ; 0 (0.0%) ; ; ; ; ; ; ; ; Node, entity or clock assignment ; ; ; ; ; ; -- Number of signals with Toggle Rate from Node, entity or clock assignment ; 8 (0.9%) ; 2 (1.0%) ; 1 (0.5%) ; 5 (1.0%) ; ; -- Number of signals with Static Probability from Node, entity or clock assignment ; 8 (0.9%) ; 2 (1.0%) ; 1 (0.5%) ; 5 (1.0%) ; ; ; ; ; ; ; ; Vectorless estimation ; ; ; ; ; ; -- Number of signals with Toggle Rate from Vectorless estimation ; 813 (89.2%) ; 103 (52.8%) ; 220 (99.5%) ; 490 (99.0%) ; ; -- Number of signals with Zero toggle rate, from Vectorless estimation ; 214 (23.5%) ; 99 (50.8%) ; 1 (0.5%) ; 114 (23.0%) ; ; -- Number of signals with Static Probability from Vectorless estimation ; 813 (89.2%) ; 103 (52.8%) ; 220 (99.5%) ; 490 (99.0%) ; ; ; ; ; ; ; ; Default assignment ; ; ; ; ; ; -- Number of signals with Toggle Rate from Default assignment ; 0 (0.0%) ; 0 (0.0%) ; 0 (0.0%) ; 0 (0.0%) ; ; -- Number of signals with Static Probability from Default assignment ; 90 (9.9%) ; 90 (46.2%) ; 0 (0.0%) ; 0 (0.0%) ; ; ; ; ; ; ; ; Assumed 0 ; ; ; ; ; ; -- Number of signals with Toggle Rate assumed 0 ; 90 (9.9%) ; 90 (46.2%) ; 0 (0.0%) ; 0 (0.0%) ; +----------------------------------------------------------------------------------------+-------------+-------------+-------------+---------------+ +---------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Activities ; +--------+------+---------------------------------------------+-------------------------+--------------------+--------------------------------+ ; Signal ; Type ; Toggle Rate (millions of transitions / sec) ; Toggle Rate Data Source ; Static Probability ; Static Probability Data Source ; +--------+------+---------------------------------------------+-------------------------+--------------------+--------------------------------+ (1) The "Signal Activity" Table has been hidden. To show this table, please select the "Write signal activities to report file" option under "PowerPlay Power Analyzer Settings". +-------------------------+ ; Power Analyzer Messages ; +-------------------------+ Info: ******************************************************************* Info: Running Quartus Prime Power Analyzer Info: Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition Info: Processing started: Fri Aug 6 20:12:52 2021 Info: Command: quartus_pow --lower_priority --read_settings_files=on --write_settings_files=off max80 -c max80 Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance. Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Info (332164): Evaluating HDL-embedded SDC commands Info (332165): Entity pll_altpll Info (332166): set_false_path -from ** -to *phasedone_state* Info (332166): set_false_path -from ** -to *internal_phasestep* Warning (332173): Ignored filter: *phasedone_state* could not be matched with a clock or keeper or register or port or pin or cell or partition Warning (332048): Ignored set_false_path: Argument is not an object ID Warning (332173): Ignored filter: *internal_phasestep* could not be matched with a clock or keeper or register or port or pin or cell or partition Warning (332048): Ignored set_false_path: Argument is not an object ID Info (332104): Reading SDC File: 'max80.sdc' Info (332110): Deriving PLL clocks Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[0]} {pll|altpll_component|auto_generated|pll1|clk[0]} Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[1]} {pll|altpll_component|auto_generated|pll1|clk[1]} Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -divide_by 4 -multiply_by 3 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[2]} {pll|altpll_component|auto_generated|pll1|clk[2]} Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -multiply_by 5 -phase -90.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -phase -18.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Warning (332174): Ignored filter at max80.sdc(30): *|synchronizer:*|qreg0* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 30 Warning (332049): Ignored set_multicycle_path at max80.sdc(31): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31 Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \ -start -setup 2 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31 Warning (332049): Ignored set_multicycle_path at max80.sdc(33): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33 Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \ -start -hold -1 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33 Warning (332174): Ignored filter at max80.sdc(37): sld_signaltap:* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Warning (332049): Ignored set_false_path at max80.sdc(37): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Info (332050): set_false_path -to [get_registers sld_signaltap:*] File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info (223000): Starting Vectorless Power Activity Estimation Warning (222013): Relative toggle rates could not be calculated because no clock domain could be identified for some nodes Info (223001): Completed Vectorless Power Activity Estimation Info (218000): Using Advanced I/O Power to simulate I/O buffers with the specified board trace model Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (215049): Average toggle rate for this design is 10.833 millions of transitions / sec Info (215031): Total thermal power estimate for the design is 217.59 mW Info: Quartus Prime Power Analyzer was successful. 0 errors, 11 warnings Info: Peak virtual memory: 1021 megabytes Info: Processing ended: Fri Aug 6 20:12:54 2021 Info: Elapsed time: 00:00:02 Info: Total CPU time (on all processors): 00:00:01 ---------------- ; Legal Notice ; ---------------- Copyright (C) 2020 Intel Corporation. All rights reserved. Your use of Intel Corporation's design tools, logic functions and other software and tools, and any partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Intel Program License Subscription Agreement, the Intel Quartus Prime License Agreement, the Intel FPGA IP License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Intel and sold by Intel or its authorized distributors. Please refer to the applicable agreement for further details, at https://fpgasoftware.intel.com/eula. +-----------------------------------------------------------------------------+ ; Timing Analyzer Summary ; +-----------------------+-----------------------------------------------------+ ; Quartus Prime Version ; Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition ; ; Timing Analyzer ; Legacy Timing Analyzer ; ; Revision Name ; max80 ; ; Device Family ; Cyclone IV E ; ; Device Name ; EP4CE15F17C8 ; ; Timing Models ; Final ; ; Delay Model ; Combined ; ; Rise/Fall Delays ; Enabled ; +-----------------------+-----------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 16 ; ; Maximum allowed ; 8 ; ; ; ; ; Average used ; 1.05 ; ; Maximum used ; 8 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; 1.2% ; ; Processor 3 ; 0.7% ; ; Processors 4-8 ; 0.7% ; +----------------------------+-------------+ +---------------------------------------------------+ ; SDC File List ; +---------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +---------------+--------+--------------------------+ ; max80.sdc ; OK ; Fri Aug 6 20:12:55 2021 ; +---------------+--------+--------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+ ; clock_48 ; Base ; 20.834 ; 48.0 MHz ; 0.000 ; 10.417 ; ; ; ; ; ; ; ; ; ; ; { clock_48 } ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; Generated ; 5.555 ; 180.02 MHz ; -1.388 ; 1.389 ; 50.00 ; 1 ; 5 ; -90.0 ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0] ; { hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] } ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; Generated ; 27.778 ; 36.0 MHz ; -1.388 ; 12.501 ; 50.00 ; 1 ; 1 ; -18.0 ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0] ; { hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] } ; ; pll|altpll_component|auto_generated|pll1|clk[0] ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; 50.00 ; 1 ; 2 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[0] } ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; 50.00 ; 1 ; 2 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[1] } ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; Generated ; 27.778 ; 36.0 MHz ; 0.000 ; 13.889 ; 50.00 ; 4 ; 3 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[2] } ; ; rst_n ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; ; 1 ; 1 ; ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; { rst_n } ; ; rtc_32khz ; Base ; 30517.579 ; 0.03 MHz ; 0.000 ; 15258.789 ; ; ; ; ; ; ; ; ; ; ; { rtc_32khz } ; +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Fmax Summary ; +------------+-----------------+---------------------------------------------------------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+---------------------------------------------------------------+------+ ; 96.2 MHz ; 96.2 MHz ; pll|altpll_component|auto_generated|pll1|clk[2] ; ; ; 187.69 MHz ; 187.69 MHz ; pll|altpll_component|auto_generated|pll1|clk[1] ; ; ; 274.05 MHz ; 274.05 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; ; ; 341.88 MHz ; 341.88 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; ; +------------+-----------------+---------------------------------------------------------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. ---------------------------------- ; Timing Closure Recommendations ; ---------------------------------- HTML report is unavailable in plain text report export. +----------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup Summary ; +---------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+--------+---------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 1.906 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 5.089 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 17.383 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.698 ; 0.000 ; +---------------------------------------------------------------+--------+---------------+ +---------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Hold Summary ; +---------------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+-------+---------------+ ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.466 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.504 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.576 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 2.295 ; 0.000 ; +---------------------------------------------------------------+-------+---------------+ ------------------------------------------ ; Slow 1200mV 85C Model Recovery Summary ; ------------------------------------------ No paths to report. ----------------------------------------- ; Slow 1200mV 85C Model Removal Summary ; ----------------------------------------- No paths to report. +-------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Minimum Pulse Width Summary ; +---------------------------------------------------------------+-----------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+-----------+---------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.477 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.909 ; 0.000 ; ; clock_48 ; 10.341 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 13.586 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 13.589 ; 0.000 ; ; rtc_32khz ; 30513.579 ; 0.000 ; +---------------------------------------------------------------+-----------+---------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ; +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; 1.906 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.118 ; 3.402 ; ; 1.985 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.124 ; 2.861 ; ; 1.998 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 3.368 ; ; 2.020 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.117 ; 2.833 ; ; 2.042 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 3.324 ; ; 2.046 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 3.320 ; ; 2.101 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.115 ; 2.754 ; ; 2.242 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.226 ; ; 2.242 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.226 ; ; 2.253 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[4] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.215 ; ; 2.253 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[4] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.215 ; ; 2.278 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.190 ; ; 2.278 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.190 ; ; 2.278 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.190 ; ; 2.279 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.189 ; ; 2.280 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.088 ; 3.188 ; ; 2.280 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[5] ; 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pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.140 ; 1.004 ; ; 3.188 ; tmdsenc:hdmitmds[1].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.140 ; 1.012 ; ; 3.452 ; tmdsenc:hdmitmds[2].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[29] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.140 ; 1.276 ; ; 3.461 ; tmdsenc:hdmitmds[2].enc|qreg[4] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[17] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.287 ; ; 3.478 ; tmdsenc:hdmitmds[0].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[6] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.304 ; ; 3.489 ; tmdsenc:hdmitmds[2].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[8] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.317 ; ; 3.490 ; tmdsenc:hdmitmds[0].enc|qreg[4] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[15] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.316 ; ; 3.493 ; tmdsenc:hdmitmds[1].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[28] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.321 ; ; 3.493 ; tmdsenc:hdmitmds[1].enc|qreg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[10] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.319 ; ; 3.493 ; tmdsenc:hdmitmds[0].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[0] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.139 ; 1.318 ; ; 3.508 ; tmdsenc:hdmitmds[1].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[19] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.137 ; 1.335 ; ; 3.520 ; tmdsenc:hdmitmds[1].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[7] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.346 ; ; 3.528 ; tmdsenc:hdmitmds[1].enc|qreg[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[22] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.137 ; 1.355 ; ; 3.530 ; tmdsenc:hdmitmds[1].enc|qreg[8] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[4] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.356 ; ; 3.542 ; tmdsenc:hdmitmds[1].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[13] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.137 ; 1.369 ; ; 3.681 ; tmdsenc:hdmitmds[2].enc|qreg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[11] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.507 ; ; 3.712 ; tmdsenc:hdmitmds[1].enc|qreg[4] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[16] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.137 ; 1.539 ; ; 3.729 ; tmdsenc:hdmitmds[0].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[12] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.557 ; ; 3.805 ; tmdsenc:hdmitmds[0].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[18] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.633 ; ; 3.809 ; tmdsenc:hdmitmds[2].enc|qreg[8] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[5] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.141 ; 1.632 ; ; 3.975 ; tmdsenc:hdmitmds[0].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[24] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.135 ; 1.804 ; ; 4.013 ; tmdsenc:hdmitmds[0].enc|qreg[8] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.841 ; +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ----------------------------------------------- ; Slow 1200mV 85C Model Metastability Summary ; ----------------------------------------------- No synchronizer chains to report. +-----------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Fmax Summary ; +------------+-----------------+---------------------------------------------------------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+---------------------------------------------------------------+------+ ; 101.61 MHz ; 101.61 MHz ; pll|altpll_component|auto_generated|pll1|clk[2] ; ; ; 205.72 MHz ; 205.72 MHz ; pll|altpll_component|auto_generated|pll1|clk[1] ; ; ; 287.6 MHz ; 287.6 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; ; ; 373.41 MHz ; 373.41 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; ; +------------+-----------------+---------------------------------------------------------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +----------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup Summary ; +---------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+--------+---------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.078 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 5.556 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 17.936 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.985 ; 0.000 ; +---------------------------------------------------------------+--------+---------------+ +---------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Hold Summary ; +---------------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+-------+---------------+ ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.418 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.473 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.537 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 2.143 ; 0.000 ; +---------------------------------------------------------------+-------+---------------+ ----------------------------------------- ; Slow 1200mV 0C Model Recovery Summary ; ----------------------------------------- No paths to report. ---------------------------------------- ; Slow 1200mV 0C Model Removal Summary ; ---------------------------------------- No paths to report. +-------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Minimum Pulse Width Summary ; +---------------------------------------------------------------+-----------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+-----------+---------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.476 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.909 ; 0.000 ; ; clock_48 ; 10.354 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 13.586 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 13.588 ; 0.000 ; ; rtc_32khz ; 30513.579 ; 0.000 ; +---------------------------------------------------------------+-----------+---------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ; +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; 2.078 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.103 ; 3.250 ; ; 2.212 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.105 ; 2.705 ; ; 2.241 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.110 ; 2.671 ; ; 2.259 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.167 ; 3.131 ; ; 2.304 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.101 ; 2.617 ; ; 2.307 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.167 ; 3.083 ; ; 2.311 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.167 ; 3.079 ; ; 2.400 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.076 ; 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Fast 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' ; +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; 0.930 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; 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Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ; +----------------------------------------------------------------+--------+-------+----------+---------+---------------------+ ; Worst-case Slack ; 1.906 ; 0.194 ; N/A ; N/A ; 2.476 ; ; clock_48 ; N/A ; N/A ; N/A ; N/A ; 10.004 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 1.906 ; 0.194 ; N/A ; N/A ; 2.476 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.698 ; 0.930 ; N/A ; N/A ; 13.588 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 5.089 ; 0.194 ; N/A ; N/A ; 4.909 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 17.383 ; 0.247 ; N/A ; N/A ; 13.586 ; ; rtc_32khz ; N/A ; N/A ; N/A ; N/A ; 30513.579 ; ; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; ; clock_48 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; rtc_32khz ; N/A ; N/A ; N/A ; N/A ; 0.000 ; +----------------------------------------------------------------+--------+-------+----------+---------+---------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Board Trace Model Assignments ; +----------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ; +----------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; abc_d_oe ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_rdy_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_resin_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_int80_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_int800_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_nmi_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_xm_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_master ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_a_oe ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d_ce_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_cke ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_ba[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_ba[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[8] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[9] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[10] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[11] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[12] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dqm[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dqm[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_cs_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_we_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_cas_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_ras_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_cmd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; tty_rxd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; tty_cts ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; flash_cs_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; flash_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; flash_mosi ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; led[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; led[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; led[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_d[0] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_d[1] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_d[2] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_clk ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; abc_d[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_sda ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; exth_ha ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; exth_hb ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; exth_hd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; exth_he ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; exth_hf ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; exth_hg ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[8] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[9] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[10] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[11] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; 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short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_dat[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_dat[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_miso ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_mosi ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_cs_esp_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_cs_flash_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; esp_io0 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; esp_int ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; i2c_scl ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; i2c_sda ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_scl ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_hpd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_d[0](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_d[1](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_d[2](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_clk(n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; +----------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +-------------------------------------------------------------------+ ; Input Transition Times ; +----------------+--------------+-----------------+-----------------+ ; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ; +----------------+--------------+-----------------+-----------------+ ; abc_clk ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[8] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[9] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[10] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[11] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[12] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[13] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[14] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[15] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_rst_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_cs_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_inp_n[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_inp_n[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xmemfl_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xmemw800_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xmemw80_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xinpstb_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xoutpstb_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; exth_hc ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; exth_hh ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; tty_txd ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; tty_rts ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; tty_dtr ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; flash_miso ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; rtc_32khz ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; rtc_int_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; hdmi_sda ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; exth_ha ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; exth_hb ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; exth_hd ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; exth_he ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; exth_hf ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; exth_hg ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[8] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[9] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[10] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[11] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[12] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[13] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[14] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[15] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sd_dat[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sd_dat[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sd_dat[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sd_dat[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; spi_clk ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; spi_miso ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; spi_mosi ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; spi_cs_esp_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; spi_cs_flash_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; esp_io0 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; esp_int ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; i2c_scl ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; i2c_sda ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; gpio[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; gpio[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; gpio[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; gpio[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; gpio[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; gpio[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; hdmi_scl ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; hdmi_hpd ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; clock_48 ; 2.5 V ; 2000 ps ; 2000 ps ; +----------------+--------------+-----------------+-----------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Slow 1200mv 0c Model) ; +----------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +----------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; abc_d_oe ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; ; abc_rdy_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; ; abc_resin_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; ; abc_int80_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; ; abc_int800_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.09 V ; -0.00919 V ; 0.272 V ; 0.279 V ; 4.99e-09 s ; 3.74e-09 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.09 V ; -0.00919 V ; 0.272 V ; 0.279 V ; 4.99e-09 s ; 3.74e-09 s ; No ; Yes ; ; abc_nmi_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; ; abc_xm_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 6.79e-09 V ; 3.13 V ; -0.0451 V ; 0.284 V ; 0.25 V ; 1.14e-09 s ; 8.82e-10 s ; No ; Yes ; 3.08 V ; 6.79e-09 V ; 3.13 V ; -0.0451 V ; 0.284 V ; 0.25 V ; 1.14e-09 s ; 8.82e-10 s ; No ; Yes ; ; abc_master ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; ; abc_a_oe ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 6.79e-09 V ; 3.13 V ; -0.0451 V ; 0.284 V ; 0.25 V ; 1.14e-09 s ; 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Signal Integrity Metrics (Fast 1200mv 0c Model) ; +----------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 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As a result, actual path counts may be lower than reported. +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Hold Transfers ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 180 ; 0 ; 0 ; 0 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 98 ; 0 ; 0 ; 0 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 1 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 30 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 609 ; 0 ; 0 ; 0 ; ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 9603 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; rst_n ; false path ; 0 ; false path ; 0 ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +--------------------------------------------------------------------------------------------------------------+ ; Recovery Transfers ; +------------+-------------------------------------------------+------------+------------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+-------------------------------------------------+------------+------------+----------+----------+ ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ; ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[2] ; false path ; false path ; 0 ; 0 ; +------------+-------------------------------------------------+------------+------------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +--------------------------------------------------------------------------------------------------------------+ ; Removal Transfers ; +------------+-------------------------------------------------+------------+------------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+-------------------------------------------------+------------+------------+----------+----------+ ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ; ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[2] ; false path ; false path ; 0 ; 0 ; +------------+-------------------------------------------------+------------+------------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No non-DPA dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths Summary ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 0 ; 0 ; ; Unconstrained Input Port Paths ; 0 ; 0 ; ; Unconstrained Output Ports ; 12 ; 12 ; ; Unconstrained Output Port Paths ; 12 ; 12 ; +---------------------------------+-------+------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Status Summary ; +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+ ; Target ; Clock ; Type ; Status ; +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+ ; clock_48 ; clock_48 ; Base ; Constrained ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; Generated ; Constrained ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; Generated ; Constrained ; ; pll|altpll_component|auto_generated|pll1|clk[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; Generated ; Constrained ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; Generated ; Constrained ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; Generated ; Constrained ; ; rst_n ; rst_n ; Generated ; Constrained ; ; rtc_32khz ; rtc_32khz ; Base ; Constrained ; +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+ +------------------------------------------------------------------------------------------------------+ ; Unconstrained Output Ports ; +--------------+---------------------------------------------------------------------------------------+ ; Output Port ; Comment ; +--------------+---------------------------------------------------------------------------------------+ ; hdmi_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_clk(n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[0](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[1](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[2](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; sr_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; +--------------+---------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------+ ; Unconstrained Output Ports ; +--------------+---------------------------------------------------------------------------------------+ ; Output Port ; Comment ; +--------------+---------------------------------------------------------------------------------------+ ; hdmi_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_clk(n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[0](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[1](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[2](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; sr_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; +--------------+---------------------------------------------------------------------------------------+ +--------------------------+ ; Timing Analyzer Messages ; +--------------------------+ Info: ******************************************************************* Info: Running Quartus Prime Timing Analyzer Info: Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition Info: Processing started: Fri Aug 6 20:12:54 2021 Info: Command: quartus_sta --lower_priority max80 -c max80 Info: qsta_default_script.tcl version: #1 Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance. Info (20030): Parallel compilation is enabled and will use 8 of the 8 processors detected Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Info (332164): Evaluating HDL-embedded SDC commands Info (332165): Entity pll_altpll Info (332166): set_false_path -from ** -to *phasedone_state* Info (332166): set_false_path -from ** -to *internal_phasestep* Warning (332174): Ignored filter at qsta_default_script.tcl(1297): *phasedone_state* could not be matched with a clock or keeper or register or port or pin or cell or partition File: /opt/altera/20.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Warning (332049): Ignored set_false_path at qsta_default_script.tcl(1297): Argument is not an object ID File: /opt/altera/20.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Info (332050): read_sdc File: /opt/altera/20.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Warning (332174): Ignored filter at qsta_default_script.tcl(1297): *internal_phasestep* could not be matched with a clock or keeper or register or port or pin or cell or partition File: /opt/altera/20.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Warning (332049): Ignored set_false_path at qsta_default_script.tcl(1297): Argument is not an object ID File: /opt/altera/20.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Info (332050): read_sdc File: /opt/altera/20.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Info (332104): Reading SDC File: 'max80.sdc' Info (332110): Deriving PLL clocks Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[0]} {pll|altpll_component|auto_generated|pll1|clk[0]} Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[1]} {pll|altpll_component|auto_generated|pll1|clk[1]} Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -divide_by 4 -multiply_by 3 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[2]} {pll|altpll_component|auto_generated|pll1|clk[2]} Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -multiply_by 5 -phase -90.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -phase -18.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Warning (332174): Ignored filter at max80.sdc(30): *|synchronizer:*|qreg0* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 30 Warning (332049): Ignored set_multicycle_path at max80.sdc(31): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31 Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \ -start -setup 2 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31 Warning (332049): Ignored set_multicycle_path at max80.sdc(33): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33 Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \ -start -hold -1 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33 Warning (332174): Ignored filter at max80.sdc(37): sld_signaltap:* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Warning (332049): Ignored set_false_path at max80.sdc(37): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Info (332050): set_false_path -to [get_registers sld_signaltap:*] File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Analyzing Slow 1200mV 85C Model Info (332146): Worst-case setup slack is 1.906 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 1.906 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 5.089 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 17.383 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 22.698 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332146): Worst-case hold slack is 0.466 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.466 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 0.504 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 0.576 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 2.295 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 2.477 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.477 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 4.909 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 10.341 0.000 clock_48 Info (332119): 13.586 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 13.589 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332119): 30513.579 0.000 rtc_32khz Info: Analyzing Slow 1200mV 0C Model Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info (332146): Worst-case setup slack is 2.078 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.078 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 5.556 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 17.936 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 22.985 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332146): Worst-case hold slack is 0.418 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.418 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 0.473 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 0.537 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 2.143 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 2.476 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.476 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 4.909 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 10.354 0.000 clock_48 Info (332119): 13.586 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 13.588 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332119): 30513.579 0.000 rtc_32khz Info: Analyzing Fast 1200mV 0C Model Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info (332146): Worst-case setup slack is 3.884 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 3.884 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 8.115 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 23.218 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 24.670 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332146): Worst-case hold slack is 0.194 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.194 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 0.194 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 0.247 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 0.930 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 2.563 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.563 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 4.993 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 10.004 0.000 clock_48 Info (332119): 13.673 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 13.674 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332119): 30513.579 0.000 rtc_32khz Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus Prime Timing Analyzer was successful. 0 errors, 10 warnings Info: Peak virtual memory: 728 megabytes Info: Processing ended: Fri Aug 6 20:12:56 2021 Info: Elapsed time: 00:00:02 Info: Total CPU time (on all processors): 00:00:01 +-------------------------------------------------------------------+ ; EDA Netlist Writer Summary ; +---------------------------+---------------------------------------+ ; EDA Netlist Writer Status ; Successful - Fri Aug 6 20:12:57 2021 ; ; Revision Name ; max80 ; ; Top-level Entity Name ; max80 ; ; Family ; Cyclone IV E ; ; Simulation Files Creation ; Successful ; +---------------------------+---------------------------------------+ +-------------------------------------------------------------------------------------------------------------------------------+ ; Simulation Settings ; +---------------------------------------------------------------------------------------------------+---------------------------+ ; Option ; Setting ; +---------------------------------------------------------------------------------------------------+---------------------------+ ; Tool Name ; ModelSim-Altera (Verilog) ; ; Generate functional simulation netlist ; On ; ; Truncate long hierarchy paths ; Off ; ; Map illegal HDL characters ; On ; ; Flatten buses into individual nodes ; Off ; ; Maintain hierarchy ; Off ; ; Bring out device-wide set/reset signals as ports ; Off ; ; Enable glitch filtering ; On ; ; Generate Power Estimate Scripts ; All output signals ; ; Test Bench design instance name ; max80 ; ; Do not write top level VHDL entity ; Off ; ; Disable detection of setup and hold time violations in the input registers of bi-directional pins ; Off ; ; Architecture name in VHDL output netlist ; structure ; ; Generate third-party EDA tool command script for RTL functional simulation ; Off ; ; Generate third-party EDA tool command script for gate-level simulation ; Off ; +---------------------------------------------------------------------------------------------------+---------------------------+ +----------------------------------------------------------------------------------+ ; Simulation Generated Files ; +----------------------------------------------------------------------------------+ ; Generated Files ; +----------------------------------------------------------------------------------+ ; /home/hpa/abc80/max80/blinktest/simulation/modelsim/max80.vo ; ; /home/hpa/abc80/max80/blinktest/simulation/modelsim/max80_dump_all_vcd_nodes.tcl ; +----------------------------------------------------------------------------------+ +-----------------------------+ ; EDA Netlist Writer Messages ; +-----------------------------+ Info: ******************************************************************* Info: Running Quartus Prime EDA Netlist Writer Info: Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition Info: Processing started: Fri Aug 6 20:12:57 2021 Info: Command: quartus_eda --lower_priority --read_settings_files=off --write_settings_files=off max80 -c max80 Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance. Info (204019): Generated file max80.vo in folder "/home/hpa/abc80/max80/blinktest/simulation/modelsim/" for EDA simulation tool Info (204020): Writing VCD Dump Commands for all nodes to /home/hpa/abc80/max80/blinktest/simulation/modelsim/max80_dump_all_vcd_nodes.tcl Info: Quartus Prime EDA Netlist Writer was successful. 0 errors, 1 warning Info: Peak virtual memory: 816 megabytes Info: Processing ended: Fri Aug 6 20:12:57 2021 Info: Elapsed time: 00:00:00 Info: Total CPU time (on all processors): 00:00:00