Timing Analyzer report for max80 Thu Jul 29 09:27:06 2021 Quartus Prime Version 18.1.1 Build 646 04/11/2019 SJ Lite Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Timing Analyzer Summary 3. Parallel Compilation 4. SDC File List 5. Clocks 6. Slow 1200mV 85C Model Fmax Summary 7. Timing Closure Recommendations 8. Slow 1200mV 85C Model Setup Summary 9. Slow 1200mV 85C Model Hold Summary 10. Slow 1200mV 85C Model Recovery Summary 11. Slow 1200mV 85C Model Removal Summary 12. Slow 1200mV 85C Model Minimum Pulse Width Summary 13. Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 14. Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' 15. Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' 16. Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 17. Slow 1200mV 85C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]' 18. Slow 1200mV 85C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 19. Slow 1200mV 85C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' 20. Slow 1200mV 85C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 21. Slow 1200mV 85C Model Metastability Summary 22. Slow 1200mV 0C Model Fmax Summary 23. Slow 1200mV 0C Model Setup Summary 24. Slow 1200mV 0C Model Hold Summary 25. Slow 1200mV 0C Model Recovery Summary 26. Slow 1200mV 0C Model Removal Summary 27. Slow 1200mV 0C Model Minimum Pulse Width Summary 28. Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 29. Slow 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' 30. Slow 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' 31. Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 32. Slow 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]' 33. Slow 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 34. Slow 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' 35. Slow 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 36. Slow 1200mV 0C Model Metastability Summary 37. Fast 1200mV 0C Model Setup Summary 38. Fast 1200mV 0C Model Hold Summary 39. Fast 1200mV 0C Model Recovery Summary 40. Fast 1200mV 0C Model Removal Summary 41. Fast 1200mV 0C Model Minimum Pulse Width Summary 42. Fast 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 43. Fast 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' 44. Fast 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' 45. Fast 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 46. Fast 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' 47. Fast 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]' 48. Fast 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' 49. Fast 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' 50. Fast 1200mV 0C Model Metastability Summary 51. Multicorner Timing Analysis Summary 52. Board Trace Model Assignments 53. Input Transition Times 54. Signal Integrity Metrics (Slow 1200mv 0c Model) 55. Signal Integrity Metrics (Slow 1200mv 85c Model) 56. Signal Integrity Metrics (Fast 1200mv 0c Model) 57. Setup Transfers 58. Hold Transfers 59. Recovery Transfers 60. Removal Transfers 61. Report TCCS 62. Report RSKM 63. Unconstrained Paths Summary 64. Clock Status Summary 65. Unconstrained Output Ports 66. Unconstrained Output Ports 67. Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 2019 Intel Corporation. All rights reserved. Your use of Intel Corporation's design tools, logic functions and other software and tools, and any partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Intel Program License Subscription Agreement, the Intel Quartus Prime License Agreement, the Intel FPGA IP License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Intel and sold by Intel or its authorized distributors. Please refer to the applicable agreement for further details, at https://fpgasoftware.intel.com/eula. +-----------------------------------------------------------------------------+ ; Timing Analyzer Summary ; +-----------------------+-----------------------------------------------------+ ; Quartus Prime Version ; Version 18.1.1 Build 646 04/11/2019 SJ Lite Edition ; ; Timing Analyzer ; Legacy Timing Analyzer ; ; Revision Name ; max80 ; ; Device Family ; Cyclone IV E ; ; Device Name ; EP4CE15F17C8 ; ; Timing Models ; Final ; ; Delay Model ; Combined ; ; Rise/Fall Delays ; Enabled ; +-----------------------+-----------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 4 ; ; Maximum allowed ; 2 ; ; ; ; ; Average used ; 1.02 ; ; Maximum used ; 2 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; 2.4% ; +----------------------------+-------------+ +---------------------------------------------------+ ; SDC File List ; +---------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +---------------+--------+--------------------------+ ; max80.sdc ; OK ; Thu Jul 29 09:27:04 2021 ; +---------------+--------+--------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+ ; clock_48 ; Base ; 20.834 ; 48.0 MHz ; 0.000 ; 10.417 ; ; ; ; ; ; ; ; ; ; ; { clock_48 } ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; Generated ; 5.555 ; 180.02 MHz ; -1.388 ; 1.389 ; 50.00 ; 1 ; 5 ; -90.0 ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0] ; { hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] } ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; Generated ; 27.778 ; 36.0 MHz ; -1.388 ; 12.501 ; 50.00 ; 1 ; 1 ; -18.0 ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0] ; { hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] } ; ; pll|altpll_component|auto_generated|pll1|clk[0] ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; 50.00 ; 1 ; 2 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[0] } ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; 50.00 ; 1 ; 2 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[1] } ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; Generated ; 27.778 ; 36.0 MHz ; 0.000 ; 13.889 ; 50.00 ; 4 ; 3 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[2] } ; ; rst_n ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; ; 1 ; 1 ; ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; { rst_n } ; ; rtc_32khz ; Base ; 30517.579 ; 0.03 MHz ; 0.000 ; 15258.789 ; ; ; ; ; ; ; ; ; ; ; { rtc_32khz } ; +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Fmax Summary ; +------------+-----------------+---------------------------------------------------------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+---------------------------------------------------------------+------+ ; 110.24 MHz ; 110.24 MHz ; pll|altpll_component|auto_generated|pll1|clk[2] ; ; ; 182.68 MHz ; 182.68 MHz ; pll|altpll_component|auto_generated|pll1|clk[1] ; ; ; 264.83 MHz ; 264.83 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; ; ; 372.44 MHz ; 372.44 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; ; +------------+-----------------+---------------------------------------------------------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. ---------------------------------- ; Timing Closure Recommendations ; ---------------------------------- HTML report is unavailable in plain text report export. +----------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup Summary ; +---------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+--------+---------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 1.779 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.943 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 18.707 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.654 ; 0.000 ; +---------------------------------------------------------------+--------+---------------+ +---------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Hold Summary ; +---------------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+-------+---------------+ ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.466 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.504 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.519 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 2.160 ; 0.000 ; +---------------------------------------------------------------+-------+---------------+ ------------------------------------------ ; Slow 1200mV 85C Model Recovery Summary ; ------------------------------------------ No paths to report. ----------------------------------------- ; Slow 1200mV 85C Model Removal Summary ; ----------------------------------------- No paths to report. +-------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Minimum Pulse Width Summary ; +---------------------------------------------------------------+-----------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+-----------+---------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.477 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.908 ; 0.000 ; ; clock_48 ; 10.341 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 13.587 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 13.589 ; 0.000 ; ; rtc_32khz ; 30513.579 ; 0.000 ; +---------------------------------------------------------------+-----------+---------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ; +-------+------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; 1.779 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.127 ; 3.064 ; ; 1.872 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.115 ; 2.983 ; ; 1.990 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.120 ; 2.860 ; ; 2.095 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.189 ; 3.272 ; ; 2.119 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.189 ; 3.248 ; ; 2.145 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.189 ; 3.222 ; ; 2.152 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.189 ; 3.215 ; ; 2.278 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.120 ; 3.028 ; ; 2.404 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; 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-0.082 ; 3.069 ; ; 2.406 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[5] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.082 ; 3.068 ; ; 2.407 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.082 ; 3.067 ; ; 2.410 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 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hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.288 ; ; 3.477 ; tmdsenc:hdmitmds[2].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[26] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.293 ; ; 3.494 ; tmdsenc:hdmitmds[2].enc|qreg[4] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[17] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.310 ; ; 3.496 ; tmdsenc:hdmitmds[0].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[24] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.145 ; 1.305 ; ; 3.498 ; tmdsenc:hdmitmds[0].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[6] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.143 ; 1.309 ; ; 3.506 ; tmdsenc:hdmitmds[1].enc|qreg[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[22] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.322 ; ; 3.515 ; tmdsenc:hdmitmds[0].enc|qreg[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[21] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.331 ; ; 3.526 ; tmdsenc:hdmitmds[2].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[20] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.342 ; ; 3.672 ; tmdsenc:hdmitmds[0].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[12] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.145 ; 1.481 ; ; 3.679 ; tmdsenc:hdmitmds[0].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[0] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.143 ; 1.490 ; ; 3.732 ; tmdsenc:hdmitmds[2].enc|qreg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[11] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.548 ; ; 3.771 ; tmdsenc:hdmitmds[0].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[27] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.145 ; 1.580 ; ; 3.801 ; tmdsenc:hdmitmds[1].enc|qreg[4] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[16] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.141 ; 1.614 ; ; 3.844 ; tmdsenc:hdmitmds[2].enc|qreg[8] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[5] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.141 ; 1.657 ; ; 3.849 ; tmdsenc:hdmitmds[0].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[18] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.148 ; 1.655 ; ; 3.855 ; tmdsenc:hdmitmds[0].enc|qreg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[9] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.141 ; 1.668 ; ; 3.887 ; tmdsenc:hdmitmds[1].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[13] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.703 ; ; 3.909 ; tmdsenc:hdmitmds[1].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[19] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.725 ; ; 3.914 ; tmdsenc:hdmitmds[1].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[28] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.730 ; ; 3.987 ; tmdsenc:hdmitmds[1].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[7] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.141 ; 1.800 ; ; 4.007 ; tmdsenc:hdmitmds[1].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.823 ; ; 4.016 ; tmdsenc:hdmitmds[1].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[25] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.832 ; ; 4.033 ; tmdsenc:hdmitmds[2].enc|qreg[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[23] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.849 ; ; 4.080 ; tmdsenc:hdmitmds[0].enc|qreg[8] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.148 ; 1.886 ; +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ----------------------------------------------- ; Slow 1200mV 85C Model Metastability Summary ; ----------------------------------------------- No synchronizer chains to report. +-----------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Fmax Summary ; +------------+-----------------+---------------------------------------------------------------+------------------------------------------------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+---------------------------------------------------------------+------------------------------------------------+ ; 117.86 MHz ; 117.86 MHz ; pll|altpll_component|auto_generated|pll1|clk[2] ; ; ; 200.36 MHz ; 200.36 MHz ; pll|altpll_component|auto_generated|pll1|clk[1] ; ; ; 282.41 MHz ; 282.41 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; ; ; 403.55 MHz ; 402.09 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; limit due to minimum period restriction (tmin) ; +------------+-----------------+---------------------------------------------------------------+------------------------------------------------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +----------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup Summary ; +---------------------------------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+--------+---------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.014 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 5.426 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 19.293 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.954 ; 0.000 ; +---------------------------------------------------------------+--------+---------------+ +---------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Hold Summary ; +---------------------------------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+-------+---------------+ ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.417 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.472 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.480 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 2.012 ; 0.000 ; +---------------------------------------------------------------+-------+---------------+ ----------------------------------------- ; Slow 1200mV 0C Model Recovery Summary ; ----------------------------------------- No paths to report. ---------------------------------------- ; Slow 1200mV 0C Model Removal Summary ; ---------------------------------------- No paths to report. +-------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Minimum Pulse Width Summary ; +---------------------------------------------------------------+-----------+---------------+ ; Clock ; Slack ; End Point TNS ; +---------------------------------------------------------------+-----------+---------------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.476 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.908 ; 0.000 ; ; clock_48 ; 10.354 ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 13.587 ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 13.589 ; 0.000 ; ; rtc_32khz ; 30513.579 ; 0.000 ; +---------------------------------------------------------------+-----------+---------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ; +-------+------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ; 2.014 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.112 ; 2.896 ; ; 2.080 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.101 ; 2.841 ; ; 2.255 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.108 ; 2.659 ; ; 2.391 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 3.000 ; ; 2.417 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 2.974 ; ; 2.442 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.108 ; 2.881 ; ; 2.449 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 2.942 ; ; 2.462 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 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hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.532 ; 0.776 ; +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+ ---------------------------------------------- ; Fast 1200mV 0C Model Metastability Summary ; ---------------------------------------------- No synchronizer chains to report. +----------------------------------------------------------------------------------------------------------------------------+ ; Multicorner Timing Analysis Summary ; +----------------------------------------------------------------+--------+-------+----------+---------+---------------------+ ; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ; +----------------------------------------------------------------+--------+-------+----------+---------+---------------------+ ; Worst-case Slack ; 1.779 ; 0.194 ; N/A ; N/A ; 2.476 ; ; clock_48 ; N/A ; N/A ; N/A ; N/A ; 10.004 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 1.779 ; 0.194 ; N/A ; N/A ; 2.476 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.654 ; 0.891 ; N/A ; N/A ; 13.589 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.943 ; 0.194 ; N/A ; N/A ; 4.908 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 18.707 ; 0.211 ; N/A ; N/A ; 13.587 ; ; rtc_32khz ; N/A ; N/A ; N/A ; N/A ; 30513.579 ; ; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; ; clock_48 ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; rtc_32khz ; N/A ; N/A ; N/A ; N/A ; 0.000 ; +----------------------------------------------------------------+--------+-------+----------+---------+---------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Board Trace Model Assignments ; +--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ; +--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; abc_d_oe ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_rdy_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_resin_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_int80_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_int800_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_nmi_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_xm_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_master ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_a_oe ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d_ce_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_cke ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_ba[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_ba[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[8] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[9] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[10] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[11] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_a[12] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dqm[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dqm[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_cs_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_we_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_cas_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_ras_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_cmd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; tty_rxd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; tty_cts ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; flash_cs_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; flash_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; flash_mosi ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; led[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; led[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; led[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_d[0] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_d[1] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_d[2] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_clk ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; abc_d[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; abc_d[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_sda ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[8] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[9] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[10] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[11] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[12] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[13] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[14] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sr_dq[15] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_dat[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_dat[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_dat[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; sd_dat[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_miso ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_mosi ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; spi_cs_esp_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; esp_io0 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; esp_int ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; i2c_scl ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; i2c_sda ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; gpio[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_scl ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_hpd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; hdmi_d[0](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_d[1](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_d[2](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; ; hdmi_clk(n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ; +--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +-------------------------------------------------------------------+ ; Input Transition Times ; +----------------+--------------+-----------------+-----------------+ ; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ; +----------------+--------------+-----------------+-----------------+ ; abc_clk ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[8] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[9] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[10] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[11] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[12] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[13] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[14] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_a[15] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_rst_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_cs_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_out_n[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_inp_n[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_inp_n[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xmemfl_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xmemw800_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xmemw80_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xinpstb_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_xoutpstb_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; tty_txd ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; tty_rts ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; tty_dtr ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; flash_miso ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; rtc_32khz ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; rtc_int_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; abc_d[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; hdmi_sda ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[8] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[9] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[10] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; sr_dq[11] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; 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2640 ps ; 2640 ps ; ; hdmi_scl ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; hdmi_hpd ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; clock_48 ; 2.5 V ; 2000 ps ; 2000 ps ; +----------------+--------------+-----------------+-----------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Slow 1200mv 0c Model) ; +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; 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90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; 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0 s ; 0 s ; 3.08 V ; 7.76e-07 V ; 3.08 V ; -0.00449 V ; 0.31 V ; 0.243 V ; 5.79e-09 s ; 4.66e-09 s ; No ; Yes ; 3.08 V ; 7.76e-07 V ; 3.08 V ; -0.00449 V ; 0.31 V ; 0.243 V ; 5.79e-09 s ; 4.66e-09 s ; No ; Yes ; ; abc_nmi_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.76e-07 V ; 3.12 V ; -0.0504 V ; 0.296 V ; 0.208 V ; 6.98e-10 s ; 6.34e-10 s ; Yes ; Yes ; 3.08 V ; 7.76e-07 V ; 3.12 V ; -0.0504 V ; 0.296 V ; 0.208 V ; 6.98e-10 s ; 6.34e-10 s ; Yes ; Yes ; ; abc_xm_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.21e-07 V ; 3.11 V ; -0.0305 V ; 0.284 V ; 0.283 V ; 1.36e-09 s ; 1.1e-09 s ; No ; Yes ; 3.08 V ; 5.21e-07 V ; 3.11 V ; -0.0305 V ; 0.284 V ; 0.283 V ; 1.36e-09 s ; 1.1e-09 s ; No ; Yes ; ; abc_master ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.76e-07 V ; 3.12 V ; -0.0504 V ; 0.296 V ; 0.208 V ; 6.98e-10 s ; 6.34e-10 s ; Yes ; Yes ; 3.08 V ; 7.76e-07 V ; 3.12 V ; -0.0504 V ; 0.296 V ; 0.208 V ; 6.98e-10 s ; 6.34e-10 s ; Yes ; Yes ; ; abc_a_oe ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.21e-07 V ; 3.11 V ; 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0 s ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ; +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Setup Transfers ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 180 ; 0 ; 0 ; 0 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 98 ; 0 ; 0 ; 0 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 1 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 30 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 609 ; 0 ; 0 ; 0 ; ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 9603 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; rst_n ; false path ; 0 ; false path ; 0 ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Hold Transfers ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 180 ; 0 ; 0 ; 0 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 98 ; 0 ; 0 ; 0 ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 1 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 30 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 609 ; 0 ; 0 ; 0 ; ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 9603 ; 0 ; 0 ; 0 ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; rst_n ; false path ; 0 ; false path ; 0 ; +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +--------------------------------------------------------------------------------------------------------------+ ; Recovery Transfers ; +------------+-------------------------------------------------+------------+------------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+-------------------------------------------------+------------+------------+----------+----------+ ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ; ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[2] ; false path ; false path ; 0 ; 0 ; +------------+-------------------------------------------------+------------+------------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +--------------------------------------------------------------------------------------------------------------+ ; Removal Transfers ; +------------+-------------------------------------------------+------------+------------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+-------------------------------------------------+------------+------------+----------+----------+ ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ; ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[2] ; false path ; false path ; 0 ; 0 ; +------------+-------------------------------------------------+------------+------------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No non-DPA dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths Summary ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 0 ; 0 ; ; Unconstrained Input Port Paths ; 0 ; 0 ; ; Unconstrained Output Ports ; 12 ; 12 ; ; Unconstrained Output Port Paths ; 12 ; 12 ; +---------------------------------+-------+------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Status Summary ; +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+ ; Target ; Clock ; Type ; Status ; +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+ ; clock_48 ; clock_48 ; Base ; Constrained ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; Generated ; Constrained ; ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; Generated ; Constrained ; ; pll|altpll_component|auto_generated|pll1|clk[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; Generated ; Constrained ; ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; Generated ; Constrained ; ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; Generated ; Constrained ; ; rst_n ; rst_n ; Generated ; Constrained ; ; rtc_32khz ; rtc_32khz ; Base ; Constrained ; +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+ +------------------------------------------------------------------------------------------------------+ ; Unconstrained Output Ports ; +--------------+---------------------------------------------------------------------------------------+ ; Output Port ; Comment ; +--------------+---------------------------------------------------------------------------------------+ ; hdmi_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_clk(n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[0](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[1](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[2](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; sr_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; +--------------+---------------------------------------------------------------------------------------+ +------------------------------------------------------------------------------------------------------+ ; Unconstrained Output Ports ; +--------------+---------------------------------------------------------------------------------------+ ; Output Port ; Comment ; +--------------+---------------------------------------------------------------------------------------+ ; hdmi_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_clk(n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[0](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[1](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; hdmi_d[2](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; led[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; ; sr_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ; +--------------+---------------------------------------------------------------------------------------+ +--------------------------+ ; Timing Analyzer Messages ; +--------------------------+ Info: ******************************************************************* Info: Running Quartus Prime Timing Analyzer Info: Version 18.1.1 Build 646 04/11/2019 SJ Lite Edition Info: Processing started: Thu Jul 29 09:27:04 2021 Info: Command: quartus_sta max80 -c max80 Info: qsta_default_script.tcl version: #1 Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance. Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Info (332164): Evaluating HDL-embedded SDC commands Info (332165): Entity pll_altpll Info (332166): set_false_path -from ** -to *phasedone_state* Info (332166): set_false_path -from ** -to *internal_phasestep* Warning (332174): Ignored filter at qsta_default_script.tcl(1297): *phasedone_state* could not be matched with a clock or keeper or register or port or pin or cell or partition File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Warning (332049): Ignored set_false_path at qsta_default_script.tcl(1297): Argument is not an object ID File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Info (332050): read_sdc File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Warning (332174): Ignored filter at qsta_default_script.tcl(1297): *internal_phasestep* could not be matched with a clock or keeper or register or port or pin or cell or partition File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Warning (332049): Ignored set_false_path at qsta_default_script.tcl(1297): Argument is not an object ID File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Info (332050): read_sdc File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297 Info (332104): Reading SDC File: 'max80.sdc' Info (332110): Deriving PLL clocks Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[0]} {pll|altpll_component|auto_generated|pll1|clk[0]} Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[1]} {pll|altpll_component|auto_generated|pll1|clk[1]} Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -divide_by 4 -multiply_by 3 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[2]} {pll|altpll_component|auto_generated|pll1|clk[2]} Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -multiply_by 5 -phase -90.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -phase -18.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Warning (332174): Ignored filter at max80.sdc(30): *|synchronizer:*|qreg0* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 30 Warning (332049): Ignored set_multicycle_path at max80.sdc(31): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31 Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \ -start -setup 2 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31 Warning (332049): Ignored set_multicycle_path at max80.sdc(33): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33 Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \ -start -hold -1 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33 Warning (332174): Ignored filter at max80.sdc(37): sld_signaltap:* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Warning (332049): Ignored set_false_path at max80.sdc(37): Argument is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Info (332050): set_false_path -to [get_registers sld_signaltap:*] File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37 Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Analyzing Slow 1200mV 85C Model Info (332146): Worst-case setup slack is 1.779 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 1.779 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 4.943 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 18.707 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 22.654 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332146): Worst-case hold slack is 0.466 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.466 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 0.504 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 0.519 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 2.160 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 2.477 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.477 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 4.908 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 10.341 0.000 clock_48 Info (332119): 13.587 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 13.589 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332119): 30513.579 0.000 rtc_32khz Info: Analyzing Slow 1200mV 0C Model Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info (332146): Worst-case setup slack is 2.014 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.014 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 5.426 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 19.293 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 22.954 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332146): Worst-case hold slack is 0.417 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.417 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 0.472 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 0.480 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 2.012 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 2.476 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.476 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 4.908 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 10.354 0.000 clock_48 Info (332119): 13.587 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 13.589 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332119): 30513.579 0.000 rtc_32khz Info: Analyzing Fast 1200mV 0C Model Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info (332146): Worst-case setup slack is 3.799 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 3.799 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 8.053 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 23.683 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 24.637 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332146): Worst-case hold slack is 0.194 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.194 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 0.194 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 0.211 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 0.891 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 2.564 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.564 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] Info (332119): 4.993 0.000 pll|altpll_component|auto_generated|pll1|clk[1] Info (332119): 10.004 0.000 clock_48 Info (332119): 13.673 0.000 pll|altpll_component|auto_generated|pll1|clk[2] Info (332119): 13.674 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] Info (332119): 30513.579 0.000 rtc_32khz Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus Prime Timing Analyzer was successful. 0 errors, 10 warnings Info: Peak virtual memory: 892 megabytes Info: Processing ended: Thu Jul 29 09:27:06 2021 Info: Elapsed time: 00:00:02 Info: Total CPU time (on all processors): 00:00:03