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- Timing Analyzer report for max80
- Thu Jul 29 01:11:33 2021
- Quartus Prime Version 18.1.1 Build 646 04/11/2019 SJ Lite Edition
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- ; Table of Contents ;
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- 1. Legal Notice
- 2. Timing Analyzer Summary
- 3. Parallel Compilation
- 4. SDC File List
- 5. Clocks
- 6. Slow 1200mV 85C Model Fmax Summary
- 7. Timing Closure Recommendations
- 8. Slow 1200mV 85C Model Setup Summary
- 9. Slow 1200mV 85C Model Hold Summary
- 10. Slow 1200mV 85C Model Recovery Summary
- 11. Slow 1200mV 85C Model Removal Summary
- 12. Slow 1200mV 85C Model Minimum Pulse Width Summary
- 13. Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]'
- 14. Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]'
- 15. Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]'
- 16. Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]'
- 17. Slow 1200mV 85C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]'
- 18. Slow 1200mV 85C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]'
- 19. Slow 1200mV 85C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]'
- 20. Slow 1200mV 85C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]'
- 21. Slow 1200mV 85C Model Metastability Summary
- 22. Slow 1200mV 0C Model Fmax Summary
- 23. Slow 1200mV 0C Model Setup Summary
- 24. Slow 1200mV 0C Model Hold Summary
- 25. Slow 1200mV 0C Model Recovery Summary
- 26. Slow 1200mV 0C Model Removal Summary
- 27. Slow 1200mV 0C Model Minimum Pulse Width Summary
- 28. Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]'
- 29. Slow 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]'
- 30. Slow 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]'
- 31. Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]'
- 32. Slow 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]'
- 33. Slow 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]'
- 34. Slow 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]'
- 35. Slow 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]'
- 36. Slow 1200mV 0C Model Metastability Summary
- 37. Fast 1200mV 0C Model Setup Summary
- 38. Fast 1200mV 0C Model Hold Summary
- 39. Fast 1200mV 0C Model Recovery Summary
- 40. Fast 1200mV 0C Model Removal Summary
- 41. Fast 1200mV 0C Model Minimum Pulse Width Summary
- 42. Fast 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]'
- 43. Fast 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]'
- 44. Fast 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]'
- 45. Fast 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]'
- 46. Fast 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]'
- 47. Fast 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]'
- 48. Fast 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]'
- 49. Fast 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]'
- 50. Fast 1200mV 0C Model Metastability Summary
- 51. Multicorner Timing Analysis Summary
- 52. Board Trace Model Assignments
- 53. Input Transition Times
- 54. Signal Integrity Metrics (Slow 1200mv 0c Model)
- 55. Signal Integrity Metrics (Slow 1200mv 85c Model)
- 56. Signal Integrity Metrics (Fast 1200mv 0c Model)
- 57. Setup Transfers
- 58. Hold Transfers
- 59. Recovery Transfers
- 60. Removal Transfers
- 61. Report TCCS
- 62. Report RSKM
- 63. Unconstrained Paths Summary
- 64. Clock Status Summary
- 65. Unconstrained Output Ports
- 66. Unconstrained Output Ports
- 67. Timing Analyzer Messages
- ----------------
- ; Legal Notice ;
- ----------------
- Copyright (C) 2019 Intel Corporation. All rights reserved.
- Your use of Intel Corporation's design tools, logic functions
- and other software and tools, and any partner logic
- functions, and any output files from any of the foregoing
- (including device programming or simulation files), and any
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- Subscription Agreement, the Intel Quartus Prime License Agreement,
- the Intel FPGA IP License Agreement, or other applicable license
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- the sole purpose of programming logic devices manufactured by
- Intel and sold by Intel or its authorized distributors. Please
- refer to the applicable agreement for further details, at
- https://fpgasoftware.intel.com/eula.
- +-----------------------------------------------------------------------------+
- ; Timing Analyzer Summary ;
- +-----------------------+-----------------------------------------------------+
- ; Quartus Prime Version ; Version 18.1.1 Build 646 04/11/2019 SJ Lite Edition ;
- ; Timing Analyzer ; Legacy Timing Analyzer ;
- ; Revision Name ; max80 ;
- ; Device Family ; Cyclone IV E ;
- ; Device Name ; EP4CE15F17C8 ;
- ; Timing Models ; Final ;
- ; Delay Model ; Combined ;
- ; Rise/Fall Delays ; Enabled ;
- +-----------------------+-----------------------------------------------------+
- +------------------------------------------+
- ; Parallel Compilation ;
- +----------------------------+-------------+
- ; Processors ; Number ;
- +----------------------------+-------------+
- ; Number detected on machine ; 4 ;
- ; Maximum allowed ; 2 ;
- ; ; ;
- ; Average used ; 1.03 ;
- ; Maximum used ; 2 ;
- ; ; ;
- ; Usage by Processor ; % Time Used ;
- ; Processor 1 ; 100.0% ;
- ; Processor 2 ; 3.0% ;
- +----------------------------+-------------+
- +---------------------------------------------------+
- ; SDC File List ;
- +---------------+--------+--------------------------+
- ; SDC File Path ; Status ; Read at ;
- +---------------+--------+--------------------------+
- ; max80.sdc ; OK ; Thu Jul 29 01:11:32 2021 ;
- +---------------+--------+--------------------------+
- +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Clocks ;
- +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+
- ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
- +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+
- ; clock_48 ; Base ; 20.834 ; 48.0 MHz ; 0.000 ; 10.417 ; ; ; ; ; ; ; ; ; ; ; { clock_48 } ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; Generated ; 5.555 ; 180.02 MHz ; -1.388 ; 1.389 ; 50.00 ; 1 ; 5 ; -90.0 ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0] ; { hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] } ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; Generated ; 27.778 ; 36.0 MHz ; -1.388 ; 12.501 ; 50.00 ; 1 ; 1 ; -18.0 ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0] ; { hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] } ;
- ; pll|altpll_component|auto_generated|pll1|clk[0] ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; 50.00 ; 1 ; 2 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[0] } ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; 50.00 ; 1 ; 2 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[1] } ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; Generated ; 27.778 ; 36.0 MHz ; 0.000 ; 13.889 ; 50.00 ; 4 ; 3 ; ; ; ; ; false ; clock_48 ; pll|altpll_component|auto_generated|pll1|inclk[0] ; { pll|altpll_component|auto_generated|pll1|clk[2] } ;
- ; rst_n ; Generated ; 10.417 ; 96.0 MHz ; 0.000 ; 5.208 ; ; 1 ; 1 ; ; ; ; ; false ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; { rst_n } ;
- ; rtc_32khz ; Base ; 30517.579 ; 0.03 MHz ; 0.000 ; 15258.789 ; ; ; ; ; ; ; ; ; ; ; { rtc_32khz } ;
- +---------------------------------------------------------------+-----------+-----------+------------+--------+-----------+------------+-----------+-------------+-------+--------+-----------+------------+----------+-------------------------------------------------+-----------------------------------------------------------------+-------------------------------------------------------------------+
- +-----------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Fmax Summary ;
- +------------+-----------------+---------------------------------------------------------------+------+
- ; Fmax ; Restricted Fmax ; Clock Name ; Note ;
- +------------+-----------------+---------------------------------------------------------------+------+
- ; 110.14 MHz ; 110.14 MHz ; pll|altpll_component|auto_generated|pll1|clk[2] ; ;
- ; 179.18 MHz ; 179.18 MHz ; pll|altpll_component|auto_generated|pll1|clk[1] ; ;
- ; 279.96 MHz ; 279.96 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; ;
- ; 344.35 MHz ; 344.35 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; ;
- +------------+-----------------+---------------------------------------------------------------+------+
- This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
- ----------------------------------
- ; Timing Closure Recommendations ;
- ----------------------------------
- HTML report is unavailable in plain text report export.
- +----------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Setup Summary ;
- +---------------------------------------------------------------+--------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+--------+---------------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 1.950 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.836 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 18.699 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.674 ; 0.000 ;
- +---------------------------------------------------------------+--------+---------------+
- +---------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Hold Summary ;
- +---------------------------------------------------------------+-------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+-------+---------------+
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.467 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.504 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.653 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 2.352 ; 0.000 ;
- +---------------------------------------------------------------+-------+---------------+
- ------------------------------------------
- ; Slow 1200mV 85C Model Recovery Summary ;
- ------------------------------------------
- No paths to report.
- -----------------------------------------
- ; Slow 1200mV 85C Model Removal Summary ;
- -----------------------------------------
- No paths to report.
- +-------------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Minimum Pulse Width Summary ;
- +---------------------------------------------------------------+-----------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+-----------+---------------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.477 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.910 ; 0.000 ;
- ; clock_48 ; 10.341 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 13.586 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 13.589 ; 0.000 ;
- ; rtc_32khz ; 30513.579 ; 0.000 ;
- +---------------------------------------------------------------+-----------+---------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; 1.950 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 3.416 ;
- ; 1.983 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.115 ; 2.872 ;
- ; 2.095 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.116 ; 3.215 ;
- ; 2.101 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.127 ; 2.742 ;
- ; 2.143 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.123 ; 3.160 ;
- ; 2.179 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 3.187 ;
- ; 2.215 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.116 ; 2.639 ;
- ; 2.358 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 3.008 ;
- ; 2.380 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 2.986 ;
- ; 2.401 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 2.965 ;
- ; 2.410 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 2.956 ;
- ; 2.443 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.089 ; 3.024 ;
- ; 2.488 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.120 ; 2.818 ;
- ; 2.545 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.079 ; 2.932 ;
- ; 2.554 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 2.812 ;
- ; 2.592 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.079 ; 2.885 ;
- ; 2.728 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.079 ; 2.749 ;
- ; 2.746 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.079 ; 2.731 ;
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- ; 3.440 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe4a[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.079 ; 2.037 ;
- ; 3.523 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe8a[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.079 ; 1.954 ;
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- ; 3.557 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26|shift_reg[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.082 ; 1.917 ;
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- ; 3.559 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.082 ; 1.915 ;
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- ; 3.605 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe18a[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.079 ; 1.872 ;
- ; 3.611 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe14a[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.079 ; 1.866 ;
- ; 3.620 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.192 ; 1.744 ;
- ; 3.629 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe8a[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.077 ; 1.850 ;
- ; 3.631 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[22] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.187 ; 1.738 ;
- ; 3.666 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out1:outclock_ddio|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.106 ; 1.198 ;
- ; 3.697 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[28] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.190 ; 1.669 ;
- ; 3.733 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe14a[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.189 ; 1.634 ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; 4.836 ; led_ctr[1] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.075 ; 5.374 ;
- ; 4.905 ; led_ctr[2] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.075 ; 5.305 ;
- ; 4.927 ; led_ctr[1] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.075 ; 5.283 ;
- ; 5.001 ; led_ctr[0] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.075 ; 5.209 ;
- ; 5.050 ; led_ctr[4] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.075 ; 5.160 ;
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- ; 6.910 ; led_ctr[5] ; led_ctr[28]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.079 ; 3.429 ;
- ; 6.939 ; led_ctr[6] ; led_ctr[27]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.079 ; 3.400 ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' ;
- +--------+---------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +--------+---------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; 18.699 ; dummydata[3] ; tmdsenc:hdmitmds[0].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 9.006 ;
- ; 18.716 ; dummydata[4] ; tmdsenc:hdmitmds[0].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.989 ;
- ; 18.880 ; dummydata[6] ; tmdsenc:hdmitmds[0].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.825 ;
- ; 18.948 ; dummydata[7] ; tmdsenc:hdmitmds[0].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.757 ;
- ; 18.958 ; dummydata[14] ; tmdsenc:hdmitmds[1].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.086 ; 8.735 ;
- ; 18.958 ; dummydata[1] ; tmdsenc:hdmitmds[0].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.747 ;
- ; 18.988 ; dummydata[14] ; tmdsenc:hdmitmds[1].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.086 ; 8.705 ;
- ; 19.104 ; dummydata[2] ; tmdsenc:hdmitmds[0].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.601 ;
- ; 19.281 ; dummydata[3] ; tmdsenc:hdmitmds[0].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.424 ;
- ; 19.298 ; dummydata[4] ; tmdsenc:hdmitmds[0].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.407 ;
- ; 19.333 ; dummydata[5] ; tmdsenc:hdmitmds[0].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.372 ;
- ; 19.410 ; dummydata[8] ; tmdsenc:hdmitmds[0].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.295 ;
- ; 19.462 ; dummydata[6] ; tmdsenc:hdmitmds[0].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.243 ;
- ; 19.478 ; dummydata[12] ; tmdsenc:hdmitmds[1].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.078 ; 8.223 ;
- ; 19.482 ; dummydata[3] ; tmdsenc:hdmitmds[0].enc|qreg[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 8.224 ;
- ; 19.486 ; dummydata[3] ; tmdsenc:hdmitmds[0].enc|qreg[4] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 8.220 ;
- ; 19.499 ; dummydata[4] ; tmdsenc:hdmitmds[0].enc|qreg[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 8.207 ;
- ; 19.503 ; dummydata[4] ; tmdsenc:hdmitmds[0].enc|qreg[4] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 8.203 ;
- ; 19.508 ; dummydata[12] ; tmdsenc:hdmitmds[1].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.078 ; 8.193 ;
- ; 19.530 ; dummydata[7] ; tmdsenc:hdmitmds[0].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.175 ;
- ; 19.540 ; dummydata[1] ; tmdsenc:hdmitmds[0].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.165 ;
- ; 19.562 ; dummydata[3] ; tmdsenc:hdmitmds[0].enc|qreg[6] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 8.144 ;
- ; 19.579 ; dummydata[4] ; tmdsenc:hdmitmds[0].enc|qreg[6] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 8.127 ;
- ; 19.606 ; dummydata[14] ; tmdsenc:hdmitmds[1].enc|disparity[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.086 ; 8.087 ;
- ; 19.663 ; dummydata[6] ; tmdsenc:hdmitmds[0].enc|qreg[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 8.043 ;
- ; 19.667 ; dummydata[6] ; tmdsenc:hdmitmds[0].enc|qreg[4] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 8.039 ;
- ; 19.686 ; dummydata[2] ; tmdsenc:hdmitmds[0].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 8.019 ;
- ; 19.731 ; dummydata[7] ; tmdsenc:hdmitmds[0].enc|qreg[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.975 ;
- ; 19.735 ; dummydata[7] ; tmdsenc:hdmitmds[0].enc|qreg[4] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.971 ;
- ; 19.741 ; dummydata[1] ; tmdsenc:hdmitmds[0].enc|qreg[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.965 ;
- ; 19.743 ; dummydata[6] ; tmdsenc:hdmitmds[0].enc|qreg[6] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.963 ;
- ; 19.745 ; dummydata[1] ; tmdsenc:hdmitmds[0].enc|qreg[4] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.961 ;
- ; 19.811 ; dummydata[7] ; tmdsenc:hdmitmds[0].enc|qreg[6] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.895 ;
- ; 19.821 ; dummydata[1] ; tmdsenc:hdmitmds[0].enc|qreg[6] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.885 ;
- ; 19.886 ; dummydata[10] ; tmdsenc:hdmitmds[1].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.078 ; 7.815 ;
- ; 19.887 ; dummydata[2] ; tmdsenc:hdmitmds[0].enc|qreg[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.819 ;
- ; 19.891 ; dummydata[2] ; tmdsenc:hdmitmds[0].enc|qreg[4] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.073 ; 7.815 ;
- ; 19.903 ; dummydata[15] ; tmdsenc:hdmitmds[1].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.078 ; 7.798 ;
- ; 19.915 ; dummydata[5] ; tmdsenc:hdmitmds[0].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.074 ; 7.790 ;
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- ; 19.998 ; dummydata[16] ; tmdsenc:hdmitmds[1].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.078 ; 7.703 ;
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- ; 20.054 ; dummydata[3] ; tmdsenc:hdmitmds[0].enc|qreg[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.078 ; 7.647 ;
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- ; 20.127 ; dummydata[11] ; tmdsenc:hdmitmds[1].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 27.778 ; -0.078 ; 7.574 ;
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- ; 0.743 ; rst_ctr[7] ; rst_ctr[7] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.034 ;
- ; 0.758 ; led_ctr[0] ; led_ctr[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.049 ;
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- ; 1.092 ; led_ctr[4] ; led_ctr[5] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.383 ;
- ; 1.092 ; led_ctr[10] ; led_ctr[11] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.383 ;
- ; 1.092 ; led_ctr[2] ; led_ctr[3] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.383 ;
- ; 1.093 ; led_ctr[20] ; led_ctr[21] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.384 ;
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- ; 1.093 ; led_ctr[8] ; led_ctr[9] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.384 ;
- ; 1.093 ; led_ctr[6] ; led_ctr[7] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.384 ;
- ; 1.093 ; rst_ctr[1] ; rst_ctr[2] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.384 ;
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- ; 1.094 ; rst_ctr[3] ; rst_ctr[4] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.385 ;
- ; 1.094 ; rst_ctr[5] ; rst_ctr[6] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.385 ;
- ; 1.095 ; rst_ctr[9] ; rst_ctr[10] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.386 ;
- ; 1.095 ; rst_ctr[7] ; rst_ctr[8] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.386 ;
- ; 1.101 ; led_ctr[13] ; led_ctr[14] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.392 ;
- ; 1.101 ; led_ctr[0] ; led_ctr[2] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.392 ;
- ; 1.101 ; led_ctr[17] ; led_ctr[18] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.392 ;
- ; 1.101 ; led_ctr[15] ; led_ctr[16] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.392 ;
- ; 1.101 ; led_ctr[5] ; led_ctr[6] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.392 ;
- ; 1.101 ; led_ctr[21] ; led_ctr[22] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.392 ;
- ; 1.101 ; rst_ctr[2] ; rst_ctr[3] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.392 ;
- ; 1.102 ; led_ctr[11] ; led_ctr[12] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.102 ; led_ctr[9] ; led_ctr[10] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.102 ; led_ctr[3] ; led_ctr[4] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.102 ; led_ctr[19] ; led_ctr[20] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.102 ; led_ctr[27]~_Duplicate_1 ; led_ctr[28]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.102 ; led_ctr[7] ; led_ctr[8] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.102 ; rst_ctr[4] ; rst_ctr[5] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.102 ; rst_ctr[0] ; rst_ctr[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.102 ; rst_ctr[10] ; rst_ctr[11] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.393 ;
- ; 1.103 ; led_ctr[25] ; led_ctr[26]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.394 ;
- ; 1.103 ; led_ctr[23] ; led_ctr[24] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.394 ;
- ; 1.104 ; rst_ctr[8] ; rst_ctr[9] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.395 ;
- ; 1.104 ; rst_ctr[6] ; rst_ctr[7] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.395 ;
- ; 1.110 ; led_ctr[13] ; led_ctr[15] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.401 ;
- ; 1.110 ; led_ctr[15] ; led_ctr[17] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.401 ;
- ; 1.110 ; led_ctr[0] ; led_ctr[3] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.401 ;
- ; 1.110 ; led_ctr[17] ; led_ctr[19] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.401 ;
- ; 1.110 ; led_ctr[5] ; led_ctr[7] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.401 ;
- ; 1.110 ; led_ctr[21] ; led_ctr[23] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.401 ;
- ; 1.110 ; rst_ctr[2] ; rst_ctr[4] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.401 ;
- ; 1.111 ; led_ctr[11] ; led_ctr[13] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.402 ;
- ; 1.111 ; led_ctr[3] ; led_ctr[5] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.402 ;
- ; 1.111 ; led_ctr[9] ; led_ctr[11] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.402 ;
- ; 1.111 ; led_ctr[19] ; led_ctr[21] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.402 ;
- ; 1.111 ; led_ctr[7] ; led_ctr[9] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.402 ;
- ; 1.111 ; rst_ctr[0] ; rst_ctr[2] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.402 ;
- ; 1.111 ; rst_ctr[4] ; rst_ctr[6] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.402 ;
- ; 1.112 ; led_ctr[25] ; led_ctr[27]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.403 ;
- ; 1.112 ; led_ctr[23] ; led_ctr[25] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.403 ;
- ; 1.113 ; rst_ctr[8] ; rst_ctr[10] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.404 ;
- ; 1.113 ; rst_ctr[6] ; rst_ctr[8] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.404 ;
- ; 1.120 ; rst_ctr[11] ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.411 ;
- ; 1.136 ; rst_ctr[10] ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.079 ; 1.427 ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
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- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' ;
- +-------+--------------------------------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
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- +-------+--------------------------------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
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- ; 1.568 ; dummydata[21] ; tmdsenc:hdmitmds[2].enc|qreg[5] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.080 ; 1.860 ;
- +-------+--------------------------------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 85C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; 2.352 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 0.000 ; 0.079 ; 2.643 ;
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- ; 3.195 ; tmdsenc:hdmitmds[0].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[0] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.013 ;
- ; 3.196 ; tmdsenc:hdmitmds[0].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[6] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.014 ;
- ; 3.376 ; tmdsenc:hdmitmds[0].enc|qreg[8] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.194 ;
- ; 3.391 ; tmdsenc:hdmitmds[0].enc|qreg[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[21] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.144 ; 1.201 ;
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- ; 3.492 ; tmdsenc:hdmitmds[2].enc|qreg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[11] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.139 ; 1.307 ;
- ; 3.495 ; tmdsenc:hdmitmds[2].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[29] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.137 ; 1.312 ;
- ; 3.524 ; tmdsenc:hdmitmds[0].enc|qreg[4] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[15] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.139 ; 1.339 ;
- ; 3.528 ; tmdsenc:hdmitmds[2].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[8] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.134 ; 1.348 ;
- ; 3.532 ; tmdsenc:hdmitmds[2].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[20] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.132 ; 1.354 ;
- ; 3.533 ; tmdsenc:hdmitmds[2].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[26] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.132 ; 1.355 ;
- ; 3.553 ; tmdsenc:hdmitmds[0].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[12] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.369 ;
- ; 3.560 ; tmdsenc:hdmitmds[0].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[18] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.138 ; 1.376 ;
- ; 3.614 ; tmdsenc:hdmitmds[2].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.133 ; 1.435 ;
- ; 3.672 ; tmdsenc:hdmitmds[1].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.490 ;
- ; 3.684 ; tmdsenc:hdmitmds[1].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[7] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.135 ; 1.503 ;
- ; 3.704 ; tmdsenc:hdmitmds[2].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[14] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.136 ; 1.522 ;
- ; 3.740 ; tmdsenc:hdmitmds[1].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[25] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.139 ; 1.555 ;
- ; 3.751 ; tmdsenc:hdmitmds[0].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[27] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.139 ; 1.566 ;
- ; 3.803 ; tmdsenc:hdmitmds[1].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[28] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.134 ; 1.623 ;
- ; 3.861 ; tmdsenc:hdmitmds[1].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[19] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.134 ; 1.681 ;
- ; 3.964 ; tmdsenc:hdmitmds[1].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[13] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.134 ; 1.784 ;
- ; 4.072 ; tmdsenc:hdmitmds[0].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[24] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.134 ; 1.892 ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- -----------------------------------------------
- ; Slow 1200mV 85C Model Metastability Summary ;
- -----------------------------------------------
- No synchronizer chains to report.
- +-----------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Fmax Summary ;
- +------------+-----------------+---------------------------------------------------------------+------+
- ; Fmax ; Restricted Fmax ; Clock Name ; Note ;
- +------------+-----------------+---------------------------------------------------------------+------+
- ; 117.45 MHz ; 117.45 MHz ; pll|altpll_component|auto_generated|pll1|clk[2] ; ;
- ; 198.22 MHz ; 198.22 MHz ; pll|altpll_component|auto_generated|pll1|clk[1] ; ;
- ; 297.35 MHz ; 297.35 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; ;
- ; 371.61 MHz ; 371.61 MHz ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; ;
- +------------+-----------------+---------------------------------------------------------------+------+
- This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
- +----------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Setup Summary ;
- +---------------------------------------------------------------+--------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+--------+---------------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.147 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 5.372 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 19.264 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.960 ; 0.000 ;
- +---------------------------------------------------------------+--------+---------------+
- +---------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Hold Summary ;
- +---------------------------------------------------------------+-------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+-------+---------------+
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.419 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.472 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.609 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 2.189 ; 0.000 ;
- +---------------------------------------------------------------+-------+---------------+
- -----------------------------------------
- ; Slow 1200mV 0C Model Recovery Summary ;
- -----------------------------------------
- No paths to report.
- ----------------------------------------
- ; Slow 1200mV 0C Model Removal Summary ;
- ----------------------------------------
- No paths to report.
- +-------------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Minimum Pulse Width Summary ;
- +---------------------------------------------------------------+-----------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+-----------+---------------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.475 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.910 ; 0.000 ;
- ; clock_48 ; 10.354 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 13.586 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 13.588 ; 0.000 ;
- ; rtc_32khz ; 30513.579 ; 0.000 ;
- +---------------------------------------------------------------+-----------+---------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; 2.147 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 3.244 ;
- ; 2.192 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.103 ; 2.727 ;
- ; 2.274 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.102 ; 3.055 ;
- ; 2.319 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.112 ; 2.591 ;
- ; 2.324 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.109 ; 2.998 ;
- ; 2.417 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.102 ; 2.503 ;
- ; 2.471 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 2.920 ;
- ; 2.618 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.076 ; 2.863 ;
- ; 2.670 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.107 ; 2.654 ;
- ; 2.677 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 2.714 ;
- ; 2.679 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 2.712 ;
- ; 2.709 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 2.682 ;
- ; 2.724 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 2.667 ;
- ; 2.793 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.070 ; 2.694 ;
- ; 2.860 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 2.531 ;
- ; 2.865 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.070 ; 2.622 ;
- ; 2.903 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[6] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.076 ; 2.578 ;
- ; 2.904 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[6] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.076 ; 2.577 ;
- ; 2.904 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.076 ; 2.577 ;
- ; 2.905 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.076 ; 2.576 ;
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- ; 3.733 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.169 ; 1.655 ;
- ; 3.747 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe8a[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.068 ; 1.742 ;
- ; 3.750 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe18a[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.071 ; 1.736 ;
- ; 3.758 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe14a[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.071 ; 1.728 ;
- ; 3.818 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[28] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.166 ; 1.573 ;
- ; 3.837 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out1:outclock_ddio|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.096 ; 1.089 ;
- ; 3.841 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[12] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.167 ; 1.549 ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; 5.372 ; led_ctr[1] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 4.850 ;
- ; 5.421 ; led_ctr[1] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 4.801 ;
- ; 5.428 ; led_ctr[2] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 4.794 ;
- ; 5.515 ; led_ctr[0] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 4.707 ;
- ; 5.554 ; led_ctr[4] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 4.668 ;
- ; 5.561 ; led_ctr[1] ; led_ctr[26] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.072 ; 4.659 ;
- ; 5.622 ; led_ctr[0] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 4.600 ;
- ; 5.640 ; led_ctr[3] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 4.582 ;
- ; 5.675 ; led_ctr[6] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 4.547 ;
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- ; 7.095 ; led_ctr[2] ; led_ctr[27]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.254 ;
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- ; 7.131 ; led_ctr[25] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.071 ; 3.090 ;
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- ; 7.145 ; led_ctr[23] ; led_ctr[26] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.073 ; 3.074 ;
- ; 7.169 ; led_ctr[3] ; led_ctr[28]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.180 ;
- ; 7.170 ; led_ctr[0] ; led_ctr[26]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.179 ;
- ; 7.182 ; led_ctr[0] ; led_ctr[27]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.167 ;
- ; 7.221 ; led_ctr[1] ; led_ctr[22] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.128 ;
- ; 7.221 ; led_ctr[4] ; led_ctr[27]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.128 ;
- ; 7.221 ; led_ctr[2] ; led_ctr[25] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.128 ;
- ; 7.256 ; led_ctr[26]~_Duplicate_1 ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.071 ; 2.965 ;
- ; 7.257 ; led_ctr[27]~_Duplicate_1 ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.071 ; 2.964 ;
- ; 7.260 ; led_ctr[1] ; led_ctr[23] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.089 ;
- ; 7.260 ; led_ctr[4] ; led_ctr[28]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.089 ;
- ; 7.260 ; led_ctr[2] ; led_ctr[26]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.089 ;
- ; 7.266 ; led_ctr[24] ; led_ctr[26] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.073 ; 2.953 ;
- ; 7.271 ; led_ctr[25] ; led_ctr[26] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.073 ; 2.948 ;
- ; 7.295 ; led_ctr[3] ; led_ctr[26]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.054 ;
- ; 7.296 ; led_ctr[0] ; led_ctr[24] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.070 ; 3.053 ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' ;
- +--------+---------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +--------+---------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
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- ; 1.024 ; led_ctr[13] ; led_ctr[15] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.071 ; 1.290 ;
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- ; 1.025 ; led_ctr[11] ; led_ctr[13] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.070 ; 1.290 ;
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- ; 1.025 ; led_ctr[25] ; led_ctr[27]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.071 ; 1.291 ;
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- ; 1.026 ; led_ctr[9] ; led_ctr[11] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.070 ; 1.291 ;
- ; 1.026 ; led_ctr[7] ; led_ctr[9] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.070 ; 1.291 ;
- ; 1.029 ; rst_ctr[11] ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.071 ; 1.295 ;
- ; 1.039 ; rst_ctr[10] ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.071 ; 1.305 ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; 0.472 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe16a[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe18a[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.000 ; 0.071 ; 0.738 ;
- ; 0.472 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe5a[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe7a[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.000 ; 0.071 ; 0.738 ;
- ; 0.473 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe6a[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe8a[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.000 ; 0.071 ; 0.739 ;
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- +-------+--------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' ;
- +-------+--------------------------------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
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- ; 1.413 ; dummydata[11] ; tmdsenc:hdmitmds[1].enc|qreg[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.071 ; 1.679 ;
- ; 1.415 ; tmdsenc:hdmitmds[0].enc|denreg ; tmdsenc:hdmitmds[1].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.069 ; 1.679 ;
- +-------+--------------------------------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Slow 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; 2.189 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 0.000 ; 0.070 ; 2.454 ;
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- ; 2.811 ; tmdsenc:hdmitmds[1].enc|qreg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[10] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.008 ; 0.740 ;
- ; 3.005 ; tmdsenc:hdmitmds[0].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[0] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.004 ; 0.938 ;
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- ; 3.242 ; tmdsenc:hdmitmds[2].enc|qreg[6] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[11] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.006 ; 1.173 ;
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- ; 3.306 ; tmdsenc:hdmitmds[0].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[12] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.006 ; 1.237 ;
- ; 3.312 ; tmdsenc:hdmitmds[0].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[18] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.006 ; 1.243 ;
- ; 3.353 ; tmdsenc:hdmitmds[2].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.000 ; 1.290 ;
- ; 3.411 ; tmdsenc:hdmitmds[1].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.004 ; 1.344 ;
- ; 3.422 ; tmdsenc:hdmitmds[1].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[7] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.003 ; 1.356 ;
- ; 3.438 ; tmdsenc:hdmitmds[2].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[14] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.003 ; 1.372 ;
- ; 3.458 ; tmdsenc:hdmitmds[1].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[25] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.007 ; 1.388 ;
- ; 3.497 ; tmdsenc:hdmitmds[0].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[27] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.007 ; 1.427 ;
- ; 3.515 ; tmdsenc:hdmitmds[1].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[28] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.003 ; 1.449 ;
- ; 3.574 ; tmdsenc:hdmitmds[1].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[19] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.003 ; 1.508 ;
- ; 3.672 ; tmdsenc:hdmitmds[1].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[13] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.003 ; 1.606 ;
- ; 3.773 ; tmdsenc:hdmitmds[0].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[24] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -1.003 ; 1.707 ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ----------------------------------------------
- ; Slow 1200mV 0C Model Metastability Summary ;
- ----------------------------------------------
- No synchronizer chains to report.
- +----------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Setup Summary ;
- +---------------------------------------------------------------+--------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+--------+---------------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 3.903 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 8.006 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 23.668 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 24.654 ; 0.000 ;
- +---------------------------------------------------------------+--------+---------------+
- +---------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Hold Summary ;
- +---------------------------------------------------------------+-------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+-------+---------------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.194 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.195 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.269 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 0.989 ; 0.000 ;
- +---------------------------------------------------------------+-------+---------------+
- -----------------------------------------
- ; Fast 1200mV 0C Model Recovery Summary ;
- -----------------------------------------
- No paths to report.
- ----------------------------------------
- ; Fast 1200mV 0C Model Removal Summary ;
- ----------------------------------------
- No paths to report.
- +-------------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Minimum Pulse Width Summary ;
- +---------------------------------------------------------------+-----------+---------------+
- ; Clock ; Slack ; End Point TNS ;
- +---------------------------------------------------------------+-----------+---------------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 2.563 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.993 ; 0.000 ;
- ; clock_48 ; 10.004 ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 13.673 ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 13.674 ; 0.000 ;
- ; rtc_32khz ; 30513.579 ; 0.000 ;
- +---------------------------------------------------------------+-----------+---------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Setup: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]' ;
- +-------+------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; 3.903 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe11 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.091 ; 1.548 ;
- ; 3.927 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg27|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.058 ; 1.319 ;
- ; 3.934 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg26|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.064 ; 1.497 ;
- ; 3.937 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_1~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.068 ; 1.299 ;
- ; 4.016 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg24|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.057 ; 1.422 ;
- ; 4.031 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg23|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_0~DFFHI ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.057 ; 1.216 ;
- ; 4.060 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.091 ; 1.391 ;
- ; 4.068 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.437 ;
- ; 4.110 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg28|shift_reg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_ddio_out:ddio_out|ddio_outa_2~DFFLO ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.063 ; 1.322 ;
- ; 4.142 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.091 ; 1.309 ;
- ; 4.157 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr13|counter_reg_bit[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.091 ; 1.294 ;
- ; 4.180 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.091 ; 1.271 ;
- ; 4.181 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_cntr:cntr2|counter_reg_bit[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.091 ; 1.270 ;
- ; 4.210 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[6] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.295 ;
- ; 4.211 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[6] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.294 ;
- ; 4.211 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.294 ;
- ; 4.212 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.293 ;
- ; 4.213 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[5] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.292 ;
- ; 4.214 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.291 ;
- ; 4.215 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.290 ;
- ; 4.215 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.290 ;
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- ; 4.217 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[4] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.288 ;
- ; 4.219 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_l|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.286 ;
- ; 4.219 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg:outclk_shift_h|shift_reg[3] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.037 ; 1.286 ;
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- ; 4.734 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe14a[2] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|dffe22 ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.036 ; 0.772 ;
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- ; 4.743 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[15] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|hdmitx_shift_reg1:shift_reg25|shift_reg[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 5.555 ; -0.091 ; 0.708 ;
- +-------+------------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[1]' ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
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- ; 8.037 ; led_ctr[2] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.282 ;
- ; 8.070 ; led_ctr[1] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.249 ;
- ; 8.082 ; led_ctr[0] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.237 ;
- ; 8.105 ; led_ctr[4] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.214 ;
- ; 8.126 ; led_ctr[2] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.193 ;
- ; 8.137 ; led_ctr[0] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.182 ;
- ; 8.149 ; led_ctr[3] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.170 ;
- ; 8.152 ; led_ctr[1] ; led_ctr[26] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.039 ; 2.165 ;
- ; 8.169 ; led_ctr[6] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.150 ;
- ; 8.194 ; led_ctr[4] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.125 ;
- ; 8.204 ; led_ctr[3] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.115 ;
- ; 8.208 ; led_ctr[2] ; led_ctr[26] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.039 ; 2.109 ;
- ; 8.219 ; led_ctr[5] ; led_ctr[27] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.100 ;
- ; 8.219 ; led_ctr[0] ; led_ctr[26] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.039 ; 2.098 ;
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- ; 8.258 ; led_ctr[6] ; led_ctr[28] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.037 ; 2.061 ;
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- ; 8.877 ; led_ctr[0] ; led_ctr[24] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.035 ; 1.492 ;
- ; 8.878 ; led_ctr[1] ; led_ctr[22] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 10.417 ; -0.035 ; 1.491 ;
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- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Setup: 'pll|altpll_component|auto_generated|pll1|clk[2]' ;
- +--------+---------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +--------+---------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
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- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[1]' ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
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- ; 0.457 ; led_ctr[25] ; led_ctr[27]~_Duplicate_1 ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.036 ; 0.577 ;
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- ; 0.457 ; led_ctr[7] ; led_ctr[9] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.035 ; 0.576 ;
- ; 0.457 ; rst_ctr[8] ; rst_ctr[10] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.036 ; 0.577 ;
- ; 0.457 ; rst_ctr[6] ; rst_ctr[8] ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.036 ; 0.577 ;
- ; 0.462 ; rst_ctr[11] ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.036 ; 0.582 ;
- ; 0.474 ; rst_ctr[10] ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.036 ; 0.594 ;
- +-------+--------------------------+--------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Hold: 'pll|altpll_component|auto_generated|pll1|clk[2]' ;
- +-------+--------------------------------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+--------------------------------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- ; 0.269 ; dummydata[15] ; dummydata[16] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.036 ; 0.389 ;
- ; 0.275 ; dummydata[2] ; dummydata[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.394 ;
- ; 0.281 ; dummydata[10] ; dummydata[11] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.036 ; 0.401 ;
- ; 0.283 ; dummydata[23] ; dummydata[0] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.402 ;
- ; 0.298 ; dummydata[11] ; dummydata[12] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.036 ; 0.418 ;
- ; 0.300 ; tmdsenc:hdmitmds[2].enc|disparity[1] ; tmdsenc:hdmitmds[2].enc|disparity[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.419 ;
- ; 0.300 ; tmdsenc:hdmitmds[1].enc|disparity[2] ; tmdsenc:hdmitmds[1].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.419 ;
- ; 0.301 ; tmdsenc:hdmitmds[2].enc|disparity[2] ; tmdsenc:hdmitmds[2].enc|disparity[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.420 ;
- ; 0.301 ; tmdsenc:hdmitmds[2].enc|disparity[0] ; tmdsenc:hdmitmds[2].enc|disparity[0] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.420 ;
- ; 0.301 ; tmdsenc:hdmitmds[1].enc|disparity[1] ; tmdsenc:hdmitmds[1].enc|disparity[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.420 ;
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- ; 0.301 ; tmdsenc:hdmitmds[0].enc|disparity[0] ; tmdsenc:hdmitmds[0].enc|disparity[0] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.420 ;
- ; 0.306 ; tmdsenc:hdmitmds[0].enc|disparity[1] ; tmdsenc:hdmitmds[0].enc|disparity[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.425 ;
- ; 0.309 ; tmdsenc:hdmitmds[1].enc|disparity[0] ; tmdsenc:hdmitmds[1].enc|disparity[0] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.428 ;
- ; 0.315 ; tmdsenc:hdmitmds[1].enc|disparity[3] ; tmdsenc:hdmitmds[1].enc|disparity[3] ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.035 ; 0.434 ;
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- +-------+--------------------------------------+--------------------------------------+-------------------------------------------------+-------------------------------------------------+--------------+------------+------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Fast 1200mV 0C Model Hold: 'hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]' ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ; 0.989 ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|sync_dffe12a ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 0.000 ; 0.036 ; 1.109 ;
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- ; 2.297 ; tmdsenc:hdmitmds[1].enc|qreg[9] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[1] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.521 ; 0.602 ;
- ; 2.301 ; tmdsenc:hdmitmds[1].enc|qreg[7] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[7] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.520 ; 0.607 ;
- ; 2.305 ; tmdsenc:hdmitmds[2].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[14] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.520 ; 0.611 ;
- ; 2.319 ; tmdsenc:hdmitmds[0].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[27] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.523 ; 0.622 ;
- ; 2.333 ; tmdsenc:hdmitmds[1].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[25] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.524 ; 0.635 ;
- ; 2.367 ; tmdsenc:hdmitmds[1].enc|qreg[0] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[28] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.519 ; 0.674 ;
- ; 2.384 ; tmdsenc:hdmitmds[1].enc|qreg[3] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[19] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.519 ; 0.691 ;
- ; 2.430 ; tmdsenc:hdmitmds[1].enc|qreg[5] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[13] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.519 ; 0.737 ;
- ; 2.452 ; tmdsenc:hdmitmds[0].enc|qreg[1] ; hdmitx:hdmitx|altlvds_tx:ALTLVDS_TX_component|hdmitx_lvds_tx:auto_generated|tx_reg[24] ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; -1.388 ; -0.518 ; 0.760 ;
- +-------+------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------------------------------------+---------------------------------------------------------------+--------------+------------+------------+
- ----------------------------------------------
- ; Fast 1200mV 0C Model Metastability Summary ;
- ----------------------------------------------
- No synchronizer chains to report.
- +----------------------------------------------------------------------------------------------------------------------------+
- ; Multicorner Timing Analysis Summary ;
- +----------------------------------------------------------------+--------+-------+----------+---------+---------------------+
- ; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ;
- +----------------------------------------------------------------+--------+-------+----------+---------+---------------------+
- ; Worst-case Slack ; 1.950 ; 0.194 ; N/A ; N/A ; 2.475 ;
- ; clock_48 ; N/A ; N/A ; N/A ; N/A ; 10.004 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 1.950 ; 0.194 ; N/A ; N/A ; 2.475 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 22.674 ; 0.989 ; N/A ; N/A ; 13.588 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 4.836 ; 0.195 ; N/A ; N/A ; 4.910 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 18.699 ; 0.269 ; N/A ; N/A ; 13.586 ;
- ; rtc_32khz ; N/A ; N/A ; N/A ; N/A ; 30513.579 ;
- ; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ;
- ; clock_48 ; N/A ; N/A ; N/A ; N/A ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ;
- ; rtc_32khz ; N/A ; N/A ; N/A ; N/A ; 0.000 ;
- +----------------------------------------------------------------+--------+-------+----------+---------+---------------------+
- +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Board Trace Model Assignments ;
- +--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
- ; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
- +--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
- ; abc_d_oe ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_rdy_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_resin_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_int80_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_int800_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_nmi_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_xm_x ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_master ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_a_oe ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_d_ce_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_cke ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_ba[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_ba[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[8] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[9] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[10] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[11] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_a[12] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dqm[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dqm[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_cs_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_we_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_cas_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_ras_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sd_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sd_cmd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; tty_rxd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; tty_cts ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; flash_cs_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; flash_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; flash_mosi ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; led[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; led[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; led[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; hdmi_d[0] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ;
- ; hdmi_d[1] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ;
- ; hdmi_d[2] ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ;
- ; hdmi_clk ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ;
- ; abc_d[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_d[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_d[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_d[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_d[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_d[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_d[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; abc_d[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; hdmi_sda ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[8] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[9] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[10] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[11] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[12] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[13] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[14] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sr_dq[15] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sd_dat[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sd_dat[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sd_dat[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; sd_dat[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; spi_clk ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; spi_miso ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; spi_mosi ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; spi_cs_esp_n ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; esp_io0 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; esp_int ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; i2c_scl ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; i2c_sda ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; gpio[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; gpio[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; gpio[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; gpio[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; gpio[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; gpio[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; hdmi_scl ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; hdmi_hpd ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
- ; hdmi_d[0](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ;
- ; hdmi_d[1](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ;
- ; hdmi_d[2](n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ;
- ; hdmi_clk(n) ; LVDS ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; 100 Ohm ; n/a ; n/a ; n/a ;
- +--------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
- +-------------------------------------------------------------------+
- ; Input Transition Times ;
- +----------------+--------------+-----------------+-----------------+
- ; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
- +----------------+--------------+-----------------+-----------------+
- ; abc_clk ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[8] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[9] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[10] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[11] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[12] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[13] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[14] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_a[15] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_rst_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_cs_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_out_n[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_out_n[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_out_n[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_out_n[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_out_n[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_inp_n[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_inp_n[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_xmemfl_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_xmemw800_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_xmemw80_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_xinpstb_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_xoutpstb_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; tty_txd ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; tty_rts ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; tty_dtr ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; flash_miso ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; rtc_32khz ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; rtc_int_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_d[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_d[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_d[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_d[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_d[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_d[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_d[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; abc_d[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; hdmi_sda ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[8] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[9] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[10] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[11] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[12] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[13] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[14] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sr_dq[15] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sd_dat[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sd_dat[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sd_dat[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; sd_dat[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; spi_clk ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; spi_miso ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; spi_mosi ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; spi_cs_esp_n ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; esp_io0 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; esp_int ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; i2c_scl ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; i2c_sda ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; gpio[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; gpio[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; gpio[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; gpio[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; gpio[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; gpio[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; hdmi_scl ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; hdmi_hpd ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
- ; clock_48 ; 2.5 V ; 2000 ps ; 2000 ps ;
- +----------------+--------------+-----------------+-----------------+
- +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Signal Integrity Metrics (Slow 1200mv 0c Model) ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- ; abc_d_oe ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ;
- ; abc_rdy_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ;
- ; abc_resin_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ;
- ; abc_int80_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ;
- ; abc_int800_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.09 V ; -0.00919 V ; 0.272 V ; 0.279 V ; 4.99e-09 s ; 3.74e-09 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.09 V ; -0.00919 V ; 0.272 V ; 0.279 V ; 4.99e-09 s ; 3.74e-09 s ; No ; Yes ;
- ; abc_nmi_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ;
- ; abc_xm_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 6.79e-09 V ; 3.13 V ; -0.0451 V ; 0.284 V ; 0.25 V ; 1.14e-09 s ; 8.82e-10 s ; No ; Yes ; 3.08 V ; 6.79e-09 V ; 3.13 V ; -0.0451 V ; 0.284 V ; 0.25 V ; 1.14e-09 s ; 8.82e-10 s ; No ; Yes ;
- ; abc_master ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ;
- ; abc_a_oe ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 6.79e-09 V ; 3.13 V ; -0.0451 V ; 0.284 V ; 0.25 V ; 1.14e-09 s ; 8.82e-10 s ; No ; Yes ; 3.08 V ; 6.79e-09 V ; 3.13 V ; -0.0451 V ; 0.284 V ; 0.25 V ; 1.14e-09 s ; 8.82e-10 s ; No ; Yes ;
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- ; sr_clk ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ; 3.08 V ; 9.45e-09 V ; 3.15 V ; -0.0747 V ; 0.2 V ; 0.271 V ; 6.5e-10 s ; 4.56e-10 s ; No ; Yes ;
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- ; hdmi_d[1](n) ; LVDS ; 0 s ; 0 s ; 0.41 V ; -0.41 V ; - ; - ; - ; - ; 3.79e-10 s ; 3.8e-10 s ; Yes ; Yes ; 0.41 V ; -0.41 V ; - ; - ; - ; - ; 3.79e-10 s ; 3.8e-10 s ; Yes ; Yes ;
- ; hdmi_d[2](n) ; LVDS ; 0 s ; 0 s ; 0.41 V ; -0.41 V ; - ; - ; - ; - ; 3.79e-10 s ; 3.8e-10 s ; Yes ; Yes ; 0.41 V ; -0.41 V ; - ; - ; - ; - ; 3.79e-10 s ; 3.8e-10 s ; Yes ; Yes ;
- ; hdmi_clk(n) ; LVDS ; 0 s ; 0 s ; 0.41 V ; -0.41 V ; - ; - ; - ; - ; 3.79e-10 s ; 3.8e-10 s ; Yes ; Yes ; 0.41 V ; -0.41 V ; - ; - ; - ; - ; 3.79e-10 s ; 3.8e-10 s ; Yes ; Yes ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Signal Integrity Metrics (Slow 1200mv 85c Model) ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- ; abc_d_oe ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.76e-07 V ; 3.12 V ; -0.0504 V ; 0.296 V ; 0.208 V ; 6.98e-10 s ; 6.34e-10 s ; Yes ; Yes ; 3.08 V ; 7.76e-07 V ; 3.12 V ; -0.0504 V ; 0.296 V ; 0.208 V ; 6.98e-10 s ; 6.34e-10 s ; Yes ; Yes ;
- ; abc_rdy_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.76e-07 V ; 3.12 V ; -0.0504 V ; 0.296 V ; 0.208 V ; 6.98e-10 s ; 6.34e-10 s ; Yes ; Yes ; 3.08 V ; 7.76e-07 V ; 3.12 V ; -0.0504 V ; 0.296 V ; 0.208 V ; 6.98e-10 s ; 6.34e-10 s ; Yes ; Yes ;
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- ; hdmi_d[0](n) ; LVDS ; 0 s ; 0 s ; 0.355 V ; -0.355 V ; - ; - ; - ; - ; 3.82e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.355 V ; -0.355 V ; - ; - ; - ; - ; 3.82e-10 s ; 3.83e-10 s ; Yes ; Yes ;
- ; hdmi_d[1](n) ; LVDS ; 0 s ; 0 s ; 0.355 V ; -0.355 V ; - ; - ; - ; - ; 3.82e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.355 V ; -0.355 V ; - ; - ; - ; - ; 3.82e-10 s ; 3.83e-10 s ; Yes ; Yes ;
- ; hdmi_d[2](n) ; LVDS ; 0 s ; 0 s ; 0.355 V ; -0.355 V ; - ; - ; - ; - ; 3.82e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.355 V ; -0.355 V ; - ; - ; - ; - ; 3.82e-10 s ; 3.83e-10 s ; Yes ; Yes ;
- ; hdmi_clk(n) ; LVDS ; 0 s ; 0 s ; 0.355 V ; -0.355 V ; - ; - ; - ; - ; 3.82e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.355 V ; -0.355 V ; - ; - ; - ; - ; 3.82e-10 s ; 3.83e-10 s ; Yes ; Yes ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Signal Integrity Metrics (Fast 1200mv 0c Model) ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- ; abc_d_oe ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; abc_rdy_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; abc_resin_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; abc_int80_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; abc_int800_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.48 V ; -0.014 V ; 0.359 V ; 0.292 V ; 3.93e-09 s ; 3.26e-09 s ; No ; No ; 3.46 V ; 1.92e-07 V ; 3.48 V ; -0.014 V ; 0.359 V ; 0.292 V ; 3.93e-09 s ; 3.26e-09 s ; No ; No ;
- ; abc_nmi_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; abc_xm_x ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.3e-07 V ; 3.55 V ; -0.053 V ; 0.335 V ; 0.361 V ; 9.06e-10 s ; 7.36e-10 s ; No ; No ; 3.46 V ; 1.3e-07 V ; 3.55 V ; -0.053 V ; 0.335 V ; 0.361 V ; 9.06e-10 s ; 7.36e-10 s ; No ; No ;
- ; abc_master ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; abc_a_oe ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.3e-07 V ; 3.55 V ; -0.053 V ; 0.335 V ; 0.361 V ; 9.06e-10 s ; 7.36e-10 s ; No ; No ; 3.46 V ; 1.3e-07 V ; 3.55 V ; -0.053 V ; 0.335 V ; 0.361 V ; 9.06e-10 s ; 7.36e-10 s ; No ; No ;
- ; abc_d_ce_n ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_clk ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_cke ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_ba[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.48 V ; -0.014 V ; 0.359 V ; 0.292 V ; 3.93e-09 s ; 3.26e-09 s ; No ; No ; 3.46 V ; 1.92e-07 V ; 3.48 V ; -0.014 V ; 0.359 V ; 0.292 V ; 3.93e-09 s ; 3.26e-09 s ; No ; No ;
- ; sr_ba[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; sr_a[8] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
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- ; sr_dqm[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
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- ; esp_int ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; i2c_scl ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.3e-07 V ; 3.55 V ; -0.053 V ; 0.335 V ; 0.361 V ; 9.06e-10 s ; 7.36e-10 s ; No ; No ; 3.46 V ; 1.3e-07 V ; 3.55 V ; -0.053 V ; 0.335 V ; 0.361 V ; 9.06e-10 s ; 7.36e-10 s ; No ; No ;
- ; i2c_sda ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.3e-07 V ; 3.55 V ; -0.053 V ; 0.335 V ; 0.361 V ; 9.06e-10 s ; 7.36e-10 s ; No ; No ; 3.46 V ; 1.3e-07 V ; 3.55 V ; -0.053 V ; 0.335 V ; 0.361 V ; 9.06e-10 s ; 7.36e-10 s ; No ; No ;
- ; gpio[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; gpio[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; gpio[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; gpio[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; gpio[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; gpio[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; hdmi_scl ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; hdmi_hpd ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ; 3.46 V ; 1.92e-07 V ; 3.58 V ; -0.0891 V ; 0.324 V ; 0.191 V ; 4.6e-10 s ; 4.21e-10 s ; No ; Yes ;
- ; hdmi_d[0](n) ; LVDS ; 0 s ; 0 s ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ;
- ; hdmi_d[1](n) ; LVDS ; 0 s ; 0 s ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ;
- ; hdmi_d[2](n) ; LVDS ; 0 s ; 0 s ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ;
- ; hdmi_clk(n) ; LVDS ; 0 s ; 0 s ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ; 0.526 V ; -0.526 V ; - ; - ; - ; - ; 3.81e-10 s ; 3.83e-10 s ; Yes ; Yes ;
- +--------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
- +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Setup Transfers ;
- +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+
- ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
- +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 180 ; 0 ; 0 ; 0 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 98 ; 0 ; 0 ; 0 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 1 ; 0 ; 0 ; 0 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 30 ; 0 ; 0 ; 0 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 609 ; 0 ; 0 ; 0 ;
- ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 9603 ; 0 ; 0 ; 0 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; rst_n ; false path ; 0 ; false path ; 0 ;
- +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+
- Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
- +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Hold Transfers ;
- +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+
- ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
- +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 180 ; 0 ; 0 ; 0 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; 98 ; 0 ; 0 ; 0 ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 1 ; 0 ; 0 ; 0 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; 30 ; 0 ; 0 ; 0 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; 609 ; 0 ; 0 ; 0 ;
- ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; 9603 ; 0 ; 0 ; 0 ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; rst_n ; false path ; 0 ; false path ; 0 ;
- +---------------------------------------------------------------+---------------------------------------------------------------+------------+------------+------------+----------+
- Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
- +--------------------------------------------------------------------------------------------------------------+
- ; Recovery Transfers ;
- +------------+-------------------------------------------------+------------+------------+----------+----------+
- ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
- +------------+-------------------------------------------------+------------+------------+----------+----------+
- ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ;
- ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[2] ; false path ; false path ; 0 ; 0 ;
- +------------+-------------------------------------------------+------------+------------+----------+----------+
- Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
- +--------------------------------------------------------------------------------------------------------------+
- ; Removal Transfers ;
- +------------+-------------------------------------------------+------------+------------+----------+----------+
- ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
- +------------+-------------------------------------------------+------------+------------+----------+----------+
- ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[1] ; false path ; false path ; 0 ; 0 ;
- ; rst_n ; pll|altpll_component|auto_generated|pll1|clk[2] ; false path ; false path ; 0 ; 0 ;
- +------------+-------------------------------------------------+------------+------------+----------+----------+
- Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
- ---------------
- ; Report TCCS ;
- ---------------
- No dedicated SERDES Transmitter circuitry present in device or used in design
- ---------------
- ; Report RSKM ;
- ---------------
- No non-DPA dedicated SERDES Receiver circuitry present in device or used in design
- +------------------------------------------------+
- ; Unconstrained Paths Summary ;
- +---------------------------------+-------+------+
- ; Property ; Setup ; Hold ;
- +---------------------------------+-------+------+
- ; Illegal Clocks ; 0 ; 0 ;
- ; Unconstrained Clocks ; 0 ; 0 ;
- ; Unconstrained Input Ports ; 0 ; 0 ;
- ; Unconstrained Input Port Paths ; 0 ; 0 ;
- ; Unconstrained Output Ports ; 12 ; 12 ;
- ; Unconstrained Output Port Paths ; 12 ; 12 ;
- +---------------------------------+-------+------+
- +---------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Clock Status Summary ;
- +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+
- ; Target ; Clock ; Type ; Status ;
- +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+
- ; clock_48 ; clock_48 ; Base ; Constrained ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0] ; Generated ; Constrained ;
- ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1] ; Generated ; Constrained ;
- ; pll|altpll_component|auto_generated|pll1|clk[0] ; pll|altpll_component|auto_generated|pll1|clk[0] ; Generated ; Constrained ;
- ; pll|altpll_component|auto_generated|pll1|clk[1] ; pll|altpll_component|auto_generated|pll1|clk[1] ; Generated ; Constrained ;
- ; pll|altpll_component|auto_generated|pll1|clk[2] ; pll|altpll_component|auto_generated|pll1|clk[2] ; Generated ; Constrained ;
- ; rst_n ; rst_n ; Generated ; Constrained ;
- ; rtc_32khz ; rtc_32khz ; Base ; Constrained ;
- +---------------------------------------------------------------+---------------------------------------------------------------+-----------+-------------+
- +------------------------------------------------------------------------------------------------------+
- ; Unconstrained Output Ports ;
- +--------------+---------------------------------------------------------------------------------------+
- ; Output Port ; Comment ;
- +--------------+---------------------------------------------------------------------------------------+
- ; hdmi_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_clk(n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[0](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[1](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[2](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; led[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; led[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; led[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; sr_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- +--------------+---------------------------------------------------------------------------------------+
- +------------------------------------------------------------------------------------------------------+
- ; Unconstrained Output Ports ;
- +--------------+---------------------------------------------------------------------------------------+
- ; Output Port ; Comment ;
- +--------------+---------------------------------------------------------------------------------------+
- ; hdmi_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_clk(n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[0](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[1](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; hdmi_d[2](n) ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; led[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; led[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; led[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- ; sr_clk ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
- +--------------+---------------------------------------------------------------------------------------+
- +--------------------------+
- ; Timing Analyzer Messages ;
- +--------------------------+
- Info: *******************************************************************
- Info: Running Quartus Prime Timing Analyzer
- Info: Version 18.1.1 Build 646 04/11/2019 SJ Lite Edition
- Info: Processing started: Thu Jul 29 01:11:31 2021
- Info: Command: quartus_sta max80 -c max80
- Info: qsta_default_script.tcl version: #1
- Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
- Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected
- Info (21077): Low junction temperature is 0 degrees C
- Info (21077): High junction temperature is 85 degrees C
- Info (332164): Evaluating HDL-embedded SDC commands
- Info (332165): Entity pll_altpll
- Info (332166): set_false_path -from ** -to *phasedone_state*
- Info (332166): set_false_path -from ** -to *internal_phasestep*
- Warning (332174): Ignored filter at qsta_default_script.tcl(1297): *phasedone_state* could not be matched with a clock or keeper or register or port or pin or cell or partition File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297
- Warning (332049): Ignored set_false_path at qsta_default_script.tcl(1297): Argument <to> is not an object ID File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297
- Info (332050): read_sdc File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297
- Warning (332174): Ignored filter at qsta_default_script.tcl(1297): *internal_phasestep* could not be matched with a clock or keeper or register or port or pin or cell or partition File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297
- Warning (332049): Ignored set_false_path at qsta_default_script.tcl(1297): Argument <to> is not an object ID File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297
- Info (332050): read_sdc File: /opt/altera/18.1/quartus/common/tcl/internal/qsta_default_script.tcl Line: 1297
- Info (332104): Reading SDC File: 'max80.sdc'
- Info (332110): Deriving PLL clocks
- Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[0]} {pll|altpll_component|auto_generated|pll1|clk[0]}
- Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[1]} {pll|altpll_component|auto_generated|pll1|clk[1]}
- Info (332110): create_generated_clock -source {pll|altpll_component|auto_generated|pll1|inclk[0]} -divide_by 4 -multiply_by 3 -duty_cycle 50.00 -name {pll|altpll_component|auto_generated|pll1|clk[2]} {pll|altpll_component|auto_generated|pll1|clk[2]}
- Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -multiply_by 5 -phase -90.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]}
- Info (332110): create_generated_clock -source {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|inclk[0]} -phase -18.00 -duty_cycle 50.00 -name {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]} {hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]}
- Info (332151): Clock uncertainty is not calculated until you update the timing netlist.
- Warning (332174): Ignored filter at max80.sdc(30): *|synchronizer:*|qreg0* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 30
- Warning (332049): Ignored set_multicycle_path at max80.sdc(31): Argument <to> is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31
- Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \
- -start -setup 2 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 31
- Warning (332049): Ignored set_multicycle_path at max80.sdc(33): Argument <to> is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33
- Info (332050): set_multicycle_path -from [all_clocks] -to $synchro_inputs \
- -start -hold -1 File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 33
- Warning (332174): Ignored filter at max80.sdc(37): sld_signaltap:* could not be matched with a register File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37
- Warning (332049): Ignored set_false_path at max80.sdc(37): Argument <to> is an empty collection File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37
- Info (332050): set_false_path -to [get_registers sld_signaltap:*] File: /home/hpa/abc80/max80/blinktest/max80.sdc Line: 37
- Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
- Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
- Info: Analyzing Slow 1200mV 85C Model
- Info (332146): Worst-case setup slack is 1.950
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 1.950 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 4.836 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 18.699 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 22.674 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332146): Worst-case hold slack is 0.467
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 0.467 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 0.504 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 0.653 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 2.352 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332140): No Recovery paths to report
- Info (332140): No Removal paths to report
- Info (332146): Worst-case minimum pulse width slack is 2.477
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 2.477 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 4.910 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 10.341 0.000 clock_48
- Info (332119): 13.586 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 13.589 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332119): 30513.579 0.000 rtc_32khz
- Info: Analyzing Slow 1200mV 0C Model
- Info (334003): Started post-fitting delay annotation
- Info (334004): Delay annotation completed successfully
- Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
- Info (332146): Worst-case setup slack is 2.147
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 2.147 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 5.372 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 19.264 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 22.960 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332146): Worst-case hold slack is 0.419
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 0.419 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 0.472 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 0.609 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 2.189 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332140): No Recovery paths to report
- Info (332140): No Removal paths to report
- Info (332146): Worst-case minimum pulse width slack is 2.475
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 2.475 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 4.910 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 10.354 0.000 clock_48
- Info (332119): 13.586 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 13.588 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332119): 30513.579 0.000 rtc_32khz
- Info: Analyzing Fast 1200mV 0C Model
- Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
- Info (332146): Worst-case setup slack is 3.903
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 3.903 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 8.006 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 23.668 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 24.654 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332146): Worst-case hold slack is 0.194
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 0.194 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 0.195 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 0.269 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 0.989 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332140): No Recovery paths to report
- Info (332140): No Removal paths to report
- Info (332146): Worst-case minimum pulse width slack is 2.563
- Info (332119): Slack End Point TNS Clock
- Info (332119): ========= =================== =====================
- Info (332119): 2.563 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[0]
- Info (332119): 4.993 0.000 pll|altpll_component|auto_generated|pll1|clk[1]
- Info (332119): 10.004 0.000 clock_48
- Info (332119): 13.673 0.000 pll|altpll_component|auto_generated|pll1|clk[2]
- Info (332119): 13.674 0.000 hdmitx|ALTLVDS_TX_component|auto_generated|lvds_tx_pll|clk[1]
- Info (332119): 30513.579 0.000 rtc_32khz
- Info (332102): Design is not fully constrained for setup requirements
- Info (332102): Design is not fully constrained for hold requirements
- Info: Quartus Prime Timing Analyzer was successful. 0 errors, 10 warnings
- Info: Peak virtual memory: 896 megabytes
- Info: Processing ended: Thu Jul 29 01:11:33 2021
- Info: Elapsed time: 00:00:02
- Info: Total CPU time (on all processors): 00:00:02
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