max80_fw/fpga/ip/int_osc/simulation/int_osc.v

// int_osc.v

// Generated using ACDS version 21.1 842

`timescale 1 ps / 1 ps
module int_osc (
		output wire  clkout, // clkout.clk
		input  wire  oscena  // oscena.oscena
	);

	altera_int_osc int_osc_0 (
		.oscena (oscena), // oscena.oscena
		.clkout (clkout)  // clkout.clk
	);

endmodule