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Make romcopy device programmable and able to zero memory

Make the romcopy device programmable from the CPU and thus
reusable. Add the capability of zeroing memory in addition to
downloading data.
H. Peter Anvin 3 years ago
parent
commit
6ae39aaf12
17 changed files with 5844 additions and 5570 deletions
  1. 4 4
      fpga/fast_mem.sv
  2. 31 32
      fpga/i2c.sv
  3. 22 14
      fpga/iodevs.vh
  4. 12 24
      fpga/ip/ddufifo.v
  5. 8 6
      fpga/max80.sv
  6. BIN
      fpga/output_files/max80.jbc
  7. BIN
      fpga/output_files/max80.jic
  8. BIN
      fpga/output_files/max80.pof
  9. BIN
      fpga/output_files/max80.sof
  10. 44 44
      fpga/sdram.sv
  11. 164 65
      fpga/spirom.sv
  12. 12 12
      fpga/tty.sv
  13. 5457 5360
      fw/boot.mif
  14. 74 6
      fw/hello.c
  15. 6 2
      fw/ioregs.h
  16. 9 1
      fw/max80.ld
  17. 1 0
      iodevs.conf

+ 4 - 4
fpga/fast_mem.sv

@@ -5,10 +5,10 @@
 
 module fast_mem
    (
-    input 	  rst_n,
-    input 	  clk,
-    input 	  write,
-    input 	  read,
+    input	  rst_n,
+    input	  clk,
+    input	  write,
+    input	  read,
     input [3:0]   wstrb,
     input [12:0]  addr,
     input [31:0]  wdata,

+ 31 - 32
fpga/i2c.sv

@@ -17,43 +17,43 @@
 // 2 - baud rate divisor (f = clk/(4*(divisor+1)))
 //
 // This unit handles S(r) and P conditions by considering two classes of
-// symbols: "normal", when SCL is asserted at the end of the 
+// symbols: "normal", when SCL is asserted at the end of the
 
 module i2c (
-	    input 	      rst_n,
-	    input 	      clk,
-	    
-	    input 	      valid,
+	    input	      rst_n,
+	    input	      clk,
+
+	    input	      valid,
 	    input [1:0]       addr,
 	    input [31:0]      wdata,
 	    input [3:0]       wstrb,
 	    output reg [31:0] rdata,
-	    output 	      irq,
+	    output	      irq,
 
-	    inout 	      i2c_scl,
-	    inout 	      i2c_sda
+	    inout	      i2c_scl,
+	    inout	      i2c_sda
 	    );
-   
-   reg [7:0] 		  divisor;
-   reg [7:0] 		  baudctr;
-   reg [3:0] 		  bitctr;
-   reg [1:0] 		  phase;
-   
-   reg [8:0] 		  wreg;	// Output shift register
-   reg [8:0] 		  rreg;	// Input shift register
-   reg 			  do_read; // Shift in a data bit next cycle
-
-   reg 			  busy;		// Data received, running
-   reg 			  end_s, end_p; // Trailing S(r) or P
-   
-   reg [1:0] 		  outsymb; // Output symbol [abnormal, data]
-
-   reg 			  scl_out = 1'b1;
-   reg 			  sda_out = 1'b1;
+
+   reg [7:0]		  divisor;
+   reg [7:0]		  baudctr;
+   reg [3:0]		  bitctr;
+   reg [1:0]		  phase;
+
+   reg [8:0]		  wreg;	// Output shift register
+   reg [8:0]		  rreg;	// Input shift register
+   reg			  do_read; // Shift in a data bit next cycle
+
+   reg			  busy;		// Data received, running
+   reg			  end_s, end_p; // Trailing S(r) or P
+
+   reg [1:0]		  outsymb; // Output symbol [abnormal, data]
+
+   reg			  scl_out = 1'b1;
+   reg			  sda_out = 1'b1;
 
    assign i2c_scl = scl_out ? 1'bz : 1'b0;
    assign i2c_sda = sda_out ? 1'bz : 1'b0;
-   
+
    always @(negedge rst_n or posedge clk)
      if (~rst_n)
        begin
@@ -72,7 +72,7 @@ module i2c (
 	  //
 	  // I2C state machine
 	  //
-	  
+
 	  if (|baudctr)
 	    begin
 	       baudctr <= baudctr - 1'b1;
@@ -95,14 +95,14 @@ module i2c (
 		 scl_out <= outsymb[1] | ~phase[1];
 
 	       sda_out <= outsymb[0];
-	       
+
 	       if (phase == 2'b11)
 		 begin
 		    // Sample input and set up for the next cycle
 
 		    if (do_read)
 		      rreg <= { rreg[7:0], i2c_sda };
-		    
+
 		    do_read <= 1'b0;
 
 		    // Unit idle; send A0 or A1 depending on if we are
@@ -148,7 +148,7 @@ module i2c (
 			   4'd15: begin
 			      outsymb <= 2'b00; // N0
 			   end
-			   
+
 			   default: begin
 			      outsymb <= 2'bxx;
 			   end
@@ -200,6 +200,5 @@ module i2c (
    // IRQ (edge) when unit idle
    //
    assign irq = ~(busy | do_read);
-   
-endmodule // i2c
 
+endmodule // i2c

+ 22 - 14
fpga/iodevs.vh

@@ -17,24 +17,29 @@
 	wire [ 0:0] iodev_valid_console = iodev_valid[2:2];
 	tri1 [ 0:0] iodev_wait_n_console;
 
+	wire [31:0] iodev_rdata_romcopy;
+	wire [ 0:0] iodev_irq_romcopy;
+	wire [ 0:0] iodev_valid_romcopy = iodev_valid[3:3];
+	tri1 [ 0:0] iodev_wait_n_romcopy;
+
 	wire [31:0] iodev_rdata_sdcard;
 	wire [ 0:0] iodev_irq_sdcard;
-	wire [ 0:0] iodev_valid_sdcard = iodev_valid[3:3];
+	wire [ 0:0] iodev_valid_sdcard = iodev_valid[4:4];
 	tri1 [ 0:0] iodev_wait_n_sdcard;
 
 	wire [31:0] iodev_rdata_i2c;
 	wire [ 0:0] iodev_irq_i2c;
-	wire [ 0:0] iodev_valid_i2c = iodev_valid[4:4];
+	wire [ 0:0] iodev_valid_i2c = iodev_valid[5:5];
 	tri1 [ 0:0] iodev_wait_n_i2c;
 
 	wire [31:0] iodev_rdata_esp;
 	wire [ 0:0] iodev_irq_esp;
-	wire [ 0:0] iodev_valid_esp = iodev_valid[5:5];
+	wire [ 0:0] iodev_valid_esp = iodev_valid[6:6];
 	tri1 [ 0:0] iodev_wait_n_esp;
 
 	wire [31:0] iodev_rdata_abc;
 	wire [ 0:0] iodev_irq_abc;
-	wire [ 0:0] iodev_valid_abc = iodev_valid[6:6];
+	wire [ 0:0] iodev_valid_abc = iodev_valid[7:7];
 	tri1 [ 0:0] iodev_wait_n_abc;
 
 	wire [31:0] iodev_rdata_abcmemmap;
@@ -50,10 +55,11 @@
 				4'd0:	 iodev_rdata = iodev_rdata_sys;
 				4'd1:	 iodev_rdata = iodev_rdata_sysclock;
 				4'd2:	 iodev_rdata = iodev_rdata_console;
-				4'd3:	 iodev_rdata = iodev_rdata_sdcard;
-				4'd4:	 iodev_rdata = iodev_rdata_i2c;
-				4'd5:	 iodev_rdata = iodev_rdata_esp;
-				4'd6:	 iodev_rdata = iodev_rdata_abc;
+				4'd3:	 iodev_rdata = iodev_rdata_romcopy;
+				4'd4:	 iodev_rdata = iodev_rdata_sdcard;
+				4'd5:	 iodev_rdata = iodev_rdata_i2c;
+				4'd6:	 iodev_rdata = iodev_rdata_esp;
+				4'd7:	 iodev_rdata = iodev_rdata_abc;
 				default: iodev_rdata = 32'hffffffff;
 			endcase
 			default: iodev_rdata = 32'hffffffff;
@@ -62,17 +68,19 @@
 	tri0 [31:0] sys_irq;
 	assign sys_irq[ 3] = iodev_irq_sysclock[0];
 	assign sys_irq[ 4] = iodev_irq_console[0];
-	assign sys_irq[ 5] = iodev_irq_sdcard[0];
-	assign sys_irq[ 6] = iodev_irq_i2c[0];
-	assign sys_irq[ 7] = iodev_irq_esp[0];
-	assign sys_irq[ 8] = iodev_irq_abc[0];
+	assign sys_irq[ 5] = iodev_irq_romcopy[0];
+	assign sys_irq[ 6] = iodev_irq_sdcard[0];
+	assign sys_irq[ 7] = iodev_irq_i2c[0];
+	assign sys_irq[ 8] = iodev_irq_esp[0];
+	assign sys_irq[ 9] = iodev_irq_abc[0];
 
-	localparam [31:0] irq_edge_mask =  32'h00000148;
-	localparam [31:0] irq_masked    = ~32'h000001ff;
+	localparam [31:0] irq_edge_mask =  32'h00000288;
+	localparam [31:0] irq_masked    = ~32'h000003ff;
 
 	wire iodev_wait_n = (&iodev_wait_n_sys) & 
 		(&iodev_wait_n_sysclock) & 
 		(&iodev_wait_n_console) & 
+		(&iodev_wait_n_romcopy) & 
 		(&iodev_wait_n_sdcard) & 
 		(&iodev_wait_n_i2c) & 
 		(&iodev_wait_n_esp) & 

+ 12 - 24
fpga/ip/ddufifo.v

@@ -45,9 +45,7 @@ module ddufifo (
 	wrclk,
 	wrreq,
 	q,
-	rdempty,
 	rdusedw,
-	wrfull,
 	wrusedw);
 
 	input	  aclr;
@@ -57,9 +55,7 @@ module ddufifo (
 	input	  wrclk;
 	input	  wrreq;
 	output	[15:0]  q;
-	output	  rdempty;
 	output	[8:0]  rdusedw;
-	output	  wrfull;
 	output	[11:0]  wrusedw;
 `ifndef ALTERA_RESERVED_QIS
 // synopsys translate_off
@@ -70,15 +66,11 @@ module ddufifo (
 `endif
 
 	wire [15:0] sub_wire0;
-	wire  sub_wire1;
-	wire [8:0] sub_wire2;
-	wire  sub_wire3;
-	wire [11:0] sub_wire4;
+	wire [8:0] sub_wire1;
+	wire [11:0] sub_wire2;
 	wire [15:0] q = sub_wire0[15:0];
-	wire  rdempty = sub_wire1;
-	wire [8:0] rdusedw = sub_wire2[8:0];
-	wire  wrfull = sub_wire3;
-	wire [11:0] wrusedw = sub_wire4[11:0];
+	wire [8:0] rdusedw = sub_wire1[8:0];
+	wire [11:0] wrusedw = sub_wire2[11:0];
 
 	dcfifo_mixed_widths	dcfifo_mixed_widths_component (
 				.aclr (aclr),
@@ -88,13 +80,13 @@ module ddufifo (
 				.wrclk (wrclk),
 				.wrreq (wrreq),
 				.q (sub_wire0),
-				.rdempty (sub_wire1),
-				.rdusedw (sub_wire2),
-				.wrfull (sub_wire3),
-				.wrusedw (sub_wire4),
+				.rdusedw (sub_wire1),
+				.wrusedw (sub_wire2),
 				.eccstatus (),
+				.rdempty (),
 				.rdfull (),
-				.wrempty ());
+				.wrempty (),
+				.wrfull ());
 	defparam
 		dcfifo_mixed_widths_component.intended_device_family = "Cyclone IV E",
 		dcfifo_mixed_widths_component.lpm_numwords = 4096,
@@ -132,7 +124,7 @@ endmodule
 // Retrieval info: PRIVATE: LegacyRREQ NUMERIC "1"
 // Retrieval info: PRIVATE: MAX_DEPTH_BY_9 NUMERIC "0"
 // Retrieval info: PRIVATE: OVERFLOW_CHECKING NUMERIC "0"
-// Retrieval info: PRIVATE: Optimize NUMERIC "0"
+// Retrieval info: PRIVATE: Optimize NUMERIC "2"
 // Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0"
 // Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
 // Retrieval info: PRIVATE: UNDERFLOW_CHECKING NUMERIC "0"
@@ -142,13 +134,13 @@ endmodule
 // Retrieval info: PRIVATE: diff_widths NUMERIC "1"
 // Retrieval info: PRIVATE: msb_usedw NUMERIC "0"
 // Retrieval info: PRIVATE: output_width NUMERIC "16"
-// Retrieval info: PRIVATE: rsEmpty NUMERIC "1"
+// Retrieval info: PRIVATE: rsEmpty NUMERIC "0"
 // Retrieval info: PRIVATE: rsFull NUMERIC "0"
 // Retrieval info: PRIVATE: rsUsedW NUMERIC "1"
 // Retrieval info: PRIVATE: sc_aclr NUMERIC "0"
 // Retrieval info: PRIVATE: sc_sclr NUMERIC "0"
 // Retrieval info: PRIVATE: wsEmpty NUMERIC "0"
-// Retrieval info: PRIVATE: wsFull NUMERIC "1"
+// Retrieval info: PRIVATE: wsFull NUMERIC "0"
 // Retrieval info: PRIVATE: wsUsedW NUMERIC "1"
 // Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
 // Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
@@ -170,11 +162,9 @@ endmodule
 // Retrieval info: USED_PORT: data 0 0 2 0 INPUT NODEFVAL "data[1..0]"
 // Retrieval info: USED_PORT: q 0 0 16 0 OUTPUT NODEFVAL "q[15..0]"
 // Retrieval info: USED_PORT: rdclk 0 0 0 0 INPUT NODEFVAL "rdclk"
-// Retrieval info: USED_PORT: rdempty 0 0 0 0 OUTPUT NODEFVAL "rdempty"
 // Retrieval info: USED_PORT: rdreq 0 0 0 0 INPUT NODEFVAL "rdreq"
 // Retrieval info: USED_PORT: rdusedw 0 0 9 0 OUTPUT NODEFVAL "rdusedw[8..0]"
 // Retrieval info: USED_PORT: wrclk 0 0 0 0 INPUT NODEFVAL "wrclk"
-// Retrieval info: USED_PORT: wrfull 0 0 0 0 OUTPUT NODEFVAL "wrfull"
 // Retrieval info: USED_PORT: wrreq 0 0 0 0 INPUT NODEFVAL "wrreq"
 // Retrieval info: USED_PORT: wrusedw 0 0 12 0 OUTPUT NODEFVAL "wrusedw[11..0]"
 // Retrieval info: CONNECT: @aclr 0 0 0 0 aclr 0 0 0 0
@@ -184,9 +174,7 @@ endmodule
 // Retrieval info: CONNECT: @wrclk 0 0 0 0 wrclk 0 0 0 0
 // Retrieval info: CONNECT: @wrreq 0 0 0 0 wrreq 0 0 0 0
 // Retrieval info: CONNECT: q 0 0 16 0 @q 0 0 16 0
-// Retrieval info: CONNECT: rdempty 0 0 0 0 @rdempty 0 0 0 0
 // Retrieval info: CONNECT: rdusedw 0 0 9 0 @rdusedw 0 0 9 0
-// Retrieval info: CONNECT: wrfull 0 0 0 0 @wrfull 0 0 0 0
 // Retrieval info: CONNECT: wrusedw 0 0 12 0 @wrusedw 0 0 12 0
 // Retrieval info: GEN_FILE: TYPE_NORMAL ddufifo.v TRUE
 // Retrieval info: GEN_FILE: TYPE_NORMAL ddufifo.inc FALSE

+ 8 - 6
fpga/max80.sv

@@ -583,6 +583,7 @@ module max80
 	       .rst_n    ( rst_n ),
 	       .rom_clk  ( flash_clk ),
 	       .ram_clk  ( sdram_clk ),
+	       .sys_clk  ( sys_clk ),
 
 	       .spi_sck  ( flash_sck ),
 	       .spi_io   ( flash_io ),
@@ -592,13 +593,14 @@ module max80
 	       .waddr    ( sdram_rom_waddr ),
 	       .wrq      ( sdram_rom_wrq ),
 	       .wacc     ( sdram_rom_wacc ),
-	       .done     ( rom_done )
-	       );
-
-   always @(posedge sys_clk)
-     rom_done_q <= rom_done;
 
-   assign sysreg_rdata[4] = { 31'b0, rom_done_q };
+	       .cpu_rdata ( iodev_rdata_romcopy ),
+	       .cpu_wdata ( cpu_mem_wdata ),
+	       .cpu_valid ( iodev_valid_romcopy ),
+	       .cpu_wstrb ( cpu_mem_wstrb ),
+	       .cpu_addr  ( cpu_mem_addr[3:2] ),
+	       .irq       ( iodev_irq_romcopy )
+	       );
 
    //
    // Serial port. Direct to the CP2102N for reworked

BIN
fpga/output_files/max80.jbc


BIN
fpga/output_files/max80.jic


BIN
fpga/output_files/max80.pof


BIN
fpga/output_files/max80.sof


+ 44 - 44
fpga/sdram.sv

@@ -68,57 +68,57 @@ module sdram
 )
 (
 	      // Reset and clock
-	      input 		rst_n,
-	      input 		clk,
-	      input 		out_clk, // Phase shifted external clock
+	      input		rst_n,
+	      input		clk,
+	      input		out_clk, // Phase shifted external clock
 
 	      // SDRAM hardware interface
-	      output 		sr_clk, // SDRAM clock output buffer
-	      output 		sr_cke, // SDRAM clock enable
-	      output 		sr_cs_n, // SDRAM CS#
-	      output 		sr_ras_n, // SDRAM RAS#
-	      output 		sr_cas_n, // SDRAM CAS#
-	      output 		sr_we_n, // SDRAM WE#
-	      output [1:0] 	sr_dqm, // SDRAM DQM (per byte)
-	      output [1:0] 	sr_ba, // SDRAM bank selects
-	      output [12:0] 	sr_a, // SDRAM address bus
-	      inout [15:0] 	sr_dq, // SDRAM data bus
+	      output		sr_clk, // SDRAM clock output buffer
+	      output		sr_cke, // SDRAM clock enable
+	      output		sr_cs_n, // SDRAM CS#
+	      output		sr_ras_n, // SDRAM RAS#
+	      output		sr_cas_n, // SDRAM CAS#
+	      output		sr_we_n, // SDRAM WE#
+	      output [1:0]	sr_dqm, // SDRAM DQM (per byte)
+	      output [1:0]	sr_ba, // SDRAM bank selects
+	      output [12:0]	sr_a, // SDRAM address bus
+	      inout [15:0]	sr_dq, // SDRAM data bus
 
 	      // Port 0: single byte, high priority
-	      input [24:0] 	a0, // Address, must be stable until ack
+	      input [24:0]	a0, // Address, must be stable until ack
 
-	      output reg [7:0] 	rd0, // Data from SDRAM
-	      input 		rrq0, // Read request
-	      output reg 	rack0, // Read ack (transaction started)
-	      output reg 	rready0, // Read data valid
+	      output reg [7:0]	rd0, // Data from SDRAM
+	      input		rrq0, // Read request
+	      output reg	rack0, // Read ack (transaction started)
+	      output reg	rready0, // Read data valid
 
-	      input [7:0] 	wd0, // Data to SDRAM
-	      input 		wrq0, // Write request
-	      output reg 	wack0, // Write ack (data latched)
+	      input [7:0]	wd0, // Data to SDRAM
+	      input		wrq0, // Write request
+	      output reg	wack0, // Write ack (data latched)
 
 	      // Port 1
-	      input [24:2] 	a1,
+	      input [24:2]	a1,
 
 	      output reg [31:0] rd1,
-	      input 		rrq1,
-	      output reg 	rack1,
-	      output reg 	rready1,
+	      input		rrq1,
+	      output reg	rack1,
+	      output reg	rready1,
 
-	      input [31:0] 	wd1,
-	      input [3:0] 	wstrb1,
-	      output reg 	wack1,
+	      input [31:0]	wd1,
+	      input [3:0]	wstrb1,
+	      output reg	wack1,
 
 	      // Port 2
-	      input [24:1] 	a2,
-	      input [15:0] 	wd2,
-	      input [1:0] 	wrq2,
-	      output reg 	wacc2 // Data accepted, advance data & addr
+	      input [24:1]	a2,
+	      input [15:0]	wd2,
+	      input [1:0]	wrq2,
+	      output reg	wacc2 // Data accepted, advance data & addr
 	      );
 
 `include "functions.sv"		// For modelsim
 
-   wire 			wrq1 = |wstrb1;
-   
+   wire				wrq1 = |wstrb1;
+
    // Mode register data
    wire			    mrd_wburst = 1'b1;     // Write bursts enabled
    wire [2:0]		    mrd_cl     = t_cl;
@@ -212,7 +212,7 @@ module sdram
    typedef enum logic [2:0] {
 	 st_reset,		// Reset until init timer expires
 	 st_init_rfsh,		// Refresh cycles during initialization
- 	 st_init_mrd,		// MRD register write during initialization
+	 st_init_mrd,		// MRD register write during initialization
 	 st_idle,		// Idle state: all banks precharged
 	 st_rfsh,
 	 st_rd_wr,		// Port 0/1 transaction
@@ -220,8 +220,8 @@ module sdram
 	 st_wr2			// Port 2 write (burstable)
    } state_t;
    state_t state = st_reset;
-   reg 		is_write;
-   
+   reg		is_write;
+
    always @(posedge clk or negedge rst_n)
      if (~rst_n)
        begin
@@ -250,12 +250,12 @@ module sdram
    reg [5:0] op_ctr;		// Cycle into the current state
    wire [3:0] op_cycle    = op_ctr[3:0]; // Cycle into the current command
    wire [1:0] init_op_ctr = op_ctr[5:4]; // Init operation counter
-   reg 	      op_zero;		// op_cycle wrap around (init_op_ctr changed)
-   
+   reg	      op_zero;		// op_cycle wrap around (init_op_ctr changed)
+
    reg [31:0] wdata_q;
    reg [ 3:0] be_q;
    reg [ 9:0] col_addr;
-   reg 	      wrq2_more;
+   reg	      wrq2_more;
 
    //
    // Careful with the timing here... there is one cycle between
@@ -326,7 +326,7 @@ module sdram
 	       op_ctr <= op_ctr + 1'b1;
 	       op_zero <= &op_cycle; // About to wrap around
 	    end // else: !if(state == st_reset || state == st_idle)
-	  
+
 	  case (state)
 	    st_reset:
 	      begin
@@ -351,7 +351,7 @@ module sdram
 		   end
 	      end
 
-	    st_init_mrd:			       
+	    st_init_mrd:
 	      begin
 		 dram_a <= mrd_val;
 		 dram_ba <= 2'b00;
@@ -379,7 +379,7 @@ module sdram
 		 dram_a  <= 13'h1bb;
 		 dram_ba <= 2'bxx;
 		 dram_d  <= 16'hbbbb;
-		 
+
 		 casez ( {rrq0|wrq0, rrq1|wrq1, wrq2[0], rfsh_prio} )
 		   5'b1????:
 		     begin
@@ -523,7 +523,7 @@ module sdram
 		 dram_dqm  <= {2{is_write}};
 		 state <= st_idle;
 	      end
-	    
+
 	    st_wr2:
 	      begin
 		 // Streamable write from flash ROM

+ 164 - 65
fpga/spirom.sv

@@ -1,116 +1,201 @@
 //
-// Fast data download from 2-bit SPI flash.
+// Fast data download from 2-bit SPI flash, or zero SDRAM.
 //
 // Feed a FIFO that then writes to SDRAM.
-// This unit is designed to write 8-byte chunks.
+// Requires writes in aligned 8-byte chunks.
 //
 // This unit does *not* require a 2x SPI clock;
 // it uses a DDR buffer for clock out.
 //
 
 module spirom (
-	       input 		 rst_n,
-	       input 		 rom_clk,
-	       input 		 ram_clk,
+	       input		rst_n,
+	       input		rom_clk,
+	       input		ram_clk,
+	       input		sys_clk,
 
-	       output 		 spi_sck,
-	       inout [1:0] 	 spi_io,
-	       output reg 	 spi_cs_n,
+	       /* SPI ROM interface */
+	       output		spi_sck,
+	       inout [1:0]	spi_io,
+	       output reg	spi_cs_n,
 
-	       output [15:0] 	 wd, // Data to RAM
+	       /* SDRAM interface */
+	       output [15:0]	wd, // Data to RAM
 	       (* syn_preserve = 1 *)	// Don't merge into FIFO
-	       output  [24:1] waddr, // RAM address
-	       output reg [1:0]  wrq, // Write request (min 8/16 bytes)
-	       input 		 wacc, // Data accepted (ready for next data)
+	       output [24:1]	waddr, // RAM address
+	       output reg [1:0] wrq, // Write request (min 4/8 bytes)
+	       input		wacc, // Data accepted (ready for next data)
 
-	       output reg 	 done
+	       /* CPU control interface */
+	       output [31:0]	cpu_rdata,
+	       input [31:0]	cpu_wdata,
+	       input		cpu_valid,
+	       input [3:0]	cpu_wstrb,
+	       input [1:0]	cpu_addr,
+	       output reg	irq
 	       );
 
-   //
-   // XXX: make these CPU programmable
-   //
-   parameter [24:0] ramstart = 25'h000_0000;
-   parameter [23:0] romstart = 24'h10_0000; // 1 MB
-   parameter [23:0] datalen  = 24'h08_0000; // 512K
+   reg [24:3] ramstart;
+   reg [23:3] romstart;
+   reg [23:3] datalen;
+   reg	      is_spi;
+   reg	      go_zero;
+   reg	      go_spi;
+   reg	      done;
+   reg [1:0]  done_q;
+
+   always @(negedge rst_n or posedge sys_clk)
+     if (~rst_n)
+       begin
+	  ramstart <= 23'bx;
+	  romstart <= 23'bx;
+	  datalen  <= 21'bx;
+	  is_spi   <= 1'b0;
+	  go_zero  <= 1'b0;
+	  go_spi   <= 1'b0;
+	  done_q   <= 2'b11;
+	  irq      <= 1'b1;
+       end
+     else
+       begin
+	  done_q <= { done_q[0], done };
+
+	  if (cpu_valid & cpu_wstrb[0])
+	    begin
+	       // Only full word writes supported!!
+	       case (cpu_addr)
+		 2'b00: begin
+		    ramstart <= cpu_wdata[24:3];
+		 end
+		 2'b01: begin
+		    romstart <= cpu_wdata[23:3];
+		    is_spi <= |cpu_wdata[23:3];
+		 end
+		 2'b10: begin
+		    datalen <= cpu_wdata[23:3];
+		    if (|cpu_wdata[23:3])
+		      begin
+			 go_zero <= ~is_spi;
+			 go_spi  <=  is_spi;
+			 irq     <=  1'b0;
+		      end
+		 end
+		 default: begin
+		    // Do nothing
+		 end
+	       endcase // case (cpu_addr)
+	    end // if (cpu_valid & cpu_wstrb[0])
+	  else if (done_q == 2'b01)
+	    begin
+	       go_zero <= 1'b0;
+	       go_spi  <= 1'b0;
+	       irq     <= 1'b1;
+	    end
+       end // else: !if(~rst_n)
+
+   always_comb
+     case (cpu_addr)
+       2'b00: cpu_rdata = { 7'b0, ramstart, 3'b0 };
+       2'b01: cpu_rdata = { 8'b0, romstart, 3'b0 };
+       2'b10: cpu_rdata = { 8'b0, datalen,  3'b0 };
+       2'b11: cpu_rdata = { 31'b0, irq };
+     endcase // case (cpu_addr)
 
    //
    // FIFO and input latches
    //
-   reg [1:0] 		  spi_in_q;
-   reg 			  spi_in_req;
-   reg 			  spi_in_req_q;
-   wire [11:0] 		  wrusedw;
-   wire [8:0] 		  rdusedw;
-   wire [15:0] 		  fifo_out;
-   wire 		  rdempty;
-   
+   reg [1:0]		  spi_in_q;
+   reg			  spi_in_req;
+   reg			  spi_in_req_q;
+   wire [11:0]		  wrusedw;
+   wire [8:0]		  rdusedw;
+   wire [15:0]		  fifo_out;
+
    ddufifo spirom_fifo (
 			.aclr ( ~rst_n ),
 
 			.wrclk ( rom_clk ),
 			.data ( spi_in_q ),
 			.wrreq ( spi_in_req_q ),
-			.wrfull ( ),
 			.wrusedw ( wrusedw ),
 
 			.rdclk ( ram_clk ),
 			.q ( fifo_out ),
-			.rdreq ( wacc ),
-			.rdempty ( rdempty ),
+			.rdreq ( wacc & go_spi ),
 			.rdusedw ( rdusedw )
 			);
 
    //
-   // Interfacing between FIFO and output signals
+   // Interfacing between FIFO and input signals
    //
    // Shuffle fifo_out because SPI brings in data in bigendian bit
    // order within bytes, but the FIFO IP assumes littleendian
    //
-   assign wd[ 7: 6] = fifo_out[ 1: 0];
-   assign wd[ 5: 4] = fifo_out[ 3: 2];
-   assign wd[ 3: 2] = fifo_out[ 5: 4];
-   assign wd[ 1: 0] = fifo_out[ 7: 6];
+   assign wd[ 7: 6] = {2{go_spi}} & fifo_out[ 1: 0];
+   assign wd[ 5: 4] = {2{go_spi}} & fifo_out[ 3: 2];
+   assign wd[ 3: 2] = {2{go_spi}} & fifo_out[ 5: 4];
+   assign wd[ 1: 0] = {2{go_spi}} & fifo_out[ 7: 6];
 
-   assign wd[15:14] = fifo_out[ 9: 8];
-   assign wd[13:12] = fifo_out[11:10];
-   assign wd[11:10] = fifo_out[13:12];
-   assign wd[ 9: 8] = fifo_out[15:14];
-
-   always @(negedge rst_n or posedge ram_clk)
-     if (~rst_n)
-       begin
-	  wrq <= 2'b00;
-       end
-     else
-       begin
-	  wrq[0] <= rdusedw >= 9'd4; // 4*2 =  8 bytes min available
-	  wrq[1] <= rdusedw >= 9'd8; // 8*2 = 16 bytes min available
-       end
+   assign wd[15:14] = {2{go_spi}} & fifo_out[ 9: 8];
+   assign wd[13:12] = {2{go_spi}} & fifo_out[11:10];
+   assign wd[11:10] = {2{go_spi}} & fifo_out[13:12];
+   assign wd[ 9: 8] = {2{go_spi}} & fifo_out[15:14];
 
    reg [24:1] waddr_q;
-   reg 	      wacc_q;
+   reg [23:1] ram_data_ctr;
+   reg	      wacc_q;
+   reg [1:0]  go_ram_q;
 
    assign waddr = waddr_q;
 
    always @(negedge rst_n or posedge ram_clk)
      if (~rst_n)
        begin
-	  waddr_q  <= ramstart >> 1;
-	  wacc_q   <= 1'b0;
-	  done     <= 1'b0;
+	  waddr_q      <= 24'bx;
+	  ram_data_ctr <= 23'bx;
+	  wacc_q       <= 1'b0;
+	  done	       <= 1'b1;
+	  go_ram_q     <= 2'b00;
+	  wrq          <= 2'b00;
        end
      else
        begin
-	  wacc_q   <= wacc;
-	  waddr_q  <= waddr_q + wacc_q;
-	  done  <= done |
-		   (wacc_q & (waddr_q == (((ramstart + datalen) >> 1) - 1'b1)));
+	  wrq <= 2'b00;
+
+	  if (go_spi & ~done)
+	    begin
+	       wrq[0] <= rdusedw >=  9'd4; // 4*2 =  8 bytes min available
+	       wrq[1] <= rdusedw >=  9'd8; // 8*2 = 16 bytes min available
+	    end
+	  else if (go_zero & ~done)
+	    begin
+	       wrq[0] <= |ram_data_ctr[23:3];
+	       wrq[1] <= |ram_data_ctr[23:4];
+	    end
+
+	  wacc_q    <= wacc;
+	  go_ram_q  <= { go_ram_q[0], go_spi|go_zero };
+
+	  if (go_ram_q == 2'b01)
+	    begin
+	       waddr_q      <= {ramstart, 2'b00};
+	       ram_data_ctr <= { datalen, 2'b00};
+	       done         <= 1'b0;
+	    end
+	  else if (~done)
+	    begin
+	       waddr_q      <= waddr_q + wacc_q;
+	       ram_data_ctr <= ram_data_ctr - wacc_q;
+	       done         <= !(ram_data_ctr - wacc_q);
+	    end
        end // else: !if(~rst_n)
 
-   reg [5:0]  spi_cmd_ctr;
-   reg [26:0] spi_data_ctr;
-   reg 	      spi_clk_en    = 1'b0;
-   reg 	      spi_mosi_en = 1'b1;
+   reg [5:0]   spi_cmd_ctr;
+   reg [23:-2] spi_data_ctr;
+   reg	       spi_clk_en    = 1'b0;
+   reg	       spi_mosi_en = 1'b1;
+   reg [1:0]   go_spi_q;
+   reg	       load_cmd;
 
    ddio_out spi_clk_buf (
 			 .aclr ( ~rst_n ),
@@ -125,18 +210,26 @@ module spirom (
        begin
 	  spi_cmd_ctr  <= 6'b0;
 	  spi_clk_en   <= 1'b0;
-	  spi_data_ctr <= datalen << 2;
+	  spi_data_ctr <= 26'b0;
 	  spi_cs_n     <= 1'b1;
 	  spi_in_req   <= 1'b0;
 	  spi_in_req_q <= 1'b0;
+	  go_spi_q     <= 2'b00;
        end
      else
        begin
+	  go_spi_q     <= { go_spi_q[0], go_spi };
 	  spi_in_q     <= spi_io;
 	  spi_in_req   <= 1'b0;
 	  spi_in_req_q <= spi_in_req;
 	  spi_clk_en   <= 1'b0;
 
+	  if (go_spi_q == 2'b01)
+	    begin
+	       spi_data_ctr <= { datalen, 5'b0 };
+	       spi_cmd_ctr  <= 6'b0;
+	    end
+
 	  if ( ~|spi_data_ctr )
 	    begin
 	       spi_cs_n   <= 1'b1;
@@ -167,7 +260,7 @@ module spirom (
 
    // SPI output data is shifted on the negative edge
    reg [31:0] spi_cmd;
-   reg 	      spi_clk_en_q;
+   reg	      spi_clk_en_q;
 
    assign spi_io[0] = spi_mosi_en ? spi_cmd[31] : 1'bz;
    assign spi_io[1] = 1'bz;
@@ -175,12 +268,18 @@ module spirom (
    always @(negedge rst_n or negedge rom_clk)
      if (~rst_n)
        begin
-	  spi_cmd      <= { 8'h3b, romstart }; // Fast Read Dual Output
+	  spi_cmd      <= 32'bx;	// Fast Read Dual Output
 	  spi_mosi_en  <= 1'b1;
 	  spi_clk_en_q <= 1'b0;
        end
      else
        begin
+	  if (!spi_cmd_ctr)
+	    begin
+	       spi_cmd[31:24] <= 8'h3b;	// Fast Read Dual Output
+	       spi_cmd[23: 0] <= { romstart, 3'b000 }; // Byte address
+	    end
+
 	  spi_clk_en_q <= spi_clk_en;
 	  if ( spi_clk_en_q )
 	    spi_cmd <= (spi_cmd << 1) | 1'b1;

+ 12 - 12
fpga/tty.sv

@@ -18,21 +18,21 @@
 // 3 - RW - interrupt enable register (status register mask)
 
 module tty (
-	    input 	      rst_n,
-	    input 	      clk,
+	    input	      rst_n,
+	    input	      clk,
 
-	    input 	      valid,
+	    input	      valid,
 	    input [3:0]       wstrb,
 	    input [31:0]      wdata,
 	    input [1:0]       addr,
 	    output reg [31:0] rdata,
 	    output reg	      irq,
 
-	    output 	      tty_txd
+	    output	      tty_txd
 	    );
 
    `include "functions.sv"	// For ModelSim
-   
+
    //
    // Baud rate generator; produces a clock enable synchronous
    // with clk.  This is based on a numerically controlled oscillator
@@ -47,11 +47,11 @@ module tty (
    parameter [31:0]	BAUDRATE = 115200;
    parameter [31:0]	TTY_CLK  = 84000000;
    parameter		NCO_BITS = 24;
-   
+
    reg  [NCO_BITS-1:0]  divisor
 			= round_div(BAUDRATE << NCO_BITS, TTY_CLK >> 4) - 1'b1;
    reg  [NCO_BITS-1:0]  nco_q;
-   reg 			tty_clk_en; // tty clock tick (clock enable)
+   reg			tty_clk_en; // tty clock tick (clock enable)
 
    always @(posedge clk)
 	{ tty_clk_en, nco_q } <= nco_q + divisor + 1'b1;
@@ -64,7 +64,7 @@ module tty (
    wire tx_rdempty;
    wire [7:0] tx_data;
    wire [8:0] tx_usedw;
-   
+
    fifo txfifo (
 		.aclr ( ~rst_n ),
 		.clock ( clk ),
@@ -101,12 +101,12 @@ module tty (
 	  if ( tty_clk_en )
 	    begin
 	       tx_phase <= tx_phase + 1'b1;
- 
+
 	       if (tx_phase == 4'hF)
 		 begin
 		    tx_sr[8:0] <= tx_sr[9:1];
 		    tx_sr[9]   <= 1'b1; // Stop bit/idle
-		    
+
 		    if (tx_bits == 4'd0)
 		      begin
 			 if ( ~tx_rdempty )
@@ -147,7 +147,7 @@ module tty (
    assign status[2] = ~tx_usedw[8];
    assign status[3] = tx_usedw[8];
    assign status[4] = tx_usedw[8:7] == 2'b11;
-   
+
    reg [status_bits-1:0]  irq_en;
    //
    // Control register writes.
@@ -182,5 +182,5 @@ module tty (
        irq <= 1'b0;
      else
        irq <= |(status & irq_en);
-   
+
 endmodule // tty

+ 5457 - 5360
fw/boot.mif

@@ -10,7 +10,7 @@ CONTENT BEGIN
 0003 : FF818193;
 0004 : 0001A18B;
 0005 : 08502423;
-0006 : 5480006F;
+0006 : 6000006F;
 0007 : 00000000;
 0008 : 0001210B;
 0009 : 00000493;
@@ -39,19 +39,19 @@ CONTENT BEGIN
 0020 : 30200073;
 0021 : 00000000;
 0022 : 00000000;
-0023 : 000005C4;
-0024 : 000005C4;
-0025 : 000005C4;
-0026 : 00000606;
-0027 : 000005C4;
-0028 : 000005C4;
-0029 : 000005C4;
-002A : 000005C4;
-002B : 000005C4;
-002C : 000056A4;
-002D : 00000001;
-002E : 00005644;
-002F : 00000000;
+0023 : 0000067C;
+0024 : 0000067C;
+0025 : 0000067C;
+0026 : 000006BE;
+0027 : 0000067C;
+0028 : 000006DC;
+0029 : 0000067C;
+002A : 0000067C;
+002B : 0000067C;
+002C : 0000067C;
+002D : 00005828;
+002E : 00000001;
+002F : 000057C8;
 0030 : 00000000;
 0031 : 00000000;
 0032 : 00000000;
@@ -202,5352 +202,5449 @@ CONTENT BEGIN
 00C3 : 00000000;
 00C4 : 00000000;
 00C5 : 00000000;
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-14B2 : 73726F74;
-14B3 : 6473000A;
-14B4 : 64726163;
-14B5 : 6F6E203A;
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+14B6 : 72652065;
+14B7 : 20726F72;
+14B8 : 78323025;
+14B9 : 6473000A;
+14BA : 64726163;
+14BB : 6572203A;
+14BC : 735F6461;
+14BD : 6F746365;
+14BE : 203A7372;
+14BF : 6D726574;
+14C0 : 74616E69;
+14C1 : 6F632065;
+14C2 : 6E616D6D;
+14C3 : 72652064;
+14C4 : 20726F72;
+14C5 : 78323025;
+14C6 : 6473000A;
+14C7 : 64726163;
+14C8 : 7277203A;
+14C9 : 5F657469;
+14CA : 746C756D;
+14CB : 656C7069;
+14CC : 72726520;
+14CD : 2520726F;
+14CE : 0A783230;
+14CF : 63647300;
+14D0 : 3A647261;
+14D1 : 73657220;
+14D2 : 66207465;
+14D3 : 656C6961;
+14D4 : 61202C64;
+14D5 : 6D757373;
+14D6 : 20676E69;
+14D7 : 63206F6E;
+14D8 : 20647261;
+14D9 : 73657270;
+14DA : 0A746E65;
+14DB : 63647300;
+14DC : 3A647261;
+14DD : 444D4320;
+14DE : 65722038;
+14DF : 74726F70;
+14E0 : 6E752073;
+14E1 : 62617375;
+14E2 : 6320656C;
+14E3 : 20647261;
+14E4 : 25783028;
+14E5 : 000A2978;
+14E6 : 61636473;
+14E7 : 203A6472;
+14E8 : 444D4341;
+14E9 : 65203134;
+14EA : 726F7272;
+14EB : 32302520;
+14EC : 73000A78;
+14ED : 72616364;
+14EE : 43203A64;
+14EF : 3835444D;
+14F0 : 72726520;
+14F1 : 2520726F;
+14F2 : 0A783230;
+14F3 : 63647300;
+14F4 : 3A647261;
+14F5 : 444D4320;
+14F6 : 72652031;
+14F7 : 20726F72;
+14F8 : 78323025;
+14F9 : 6473000A;
+14FA : 64726163;
+14FB : 4D43203A;
+14FC : 20363144;
+14FD : 6F727265;
+14FE : 30252072;
+14FF : 000A7832;
+1500 : 00445343;
+1501 : 61636473;
+1502 : 203A6472;
+1503 : 74697773;
+1504 : 64656863;
+1505 : 206F7420;
+1506 : 68676968;
+1507 : 65707320;
+1508 : 000A6465;
+1509 : 00444943;
+150A : 61636473;
+150B : 203A6472;
+150C : 63207325;
+150D : 20647261;
+150E : 6E756F66;
+150F : 63202C64;
+1510 : 63617061;
+1511 : 20797469;
+1512 : 73207525;
+1513 : 6F746365;
+1514 : 000A7372;
+1515 : 61636473;
+1516 : 203A6472;
+1517 : 76206F6E;
+1518 : 6D756C6F;
+1519 : 6F662065;
+151A : 0A646E75;
+151B : 63647300;
+151C : 3A647261;
+151D : 6C6F7620;
+151E : 20656D75;
+151F : 6E756F66;
+1520 : 6C202C64;
+1521 : 6C656261;
+1522 : 73252220;
+1523 : 76202C22;
+1524 : 64696C6F;
+1525 : 38302520;
+1526 : 73000A78;
+1527 : 72616364;
+1528 : 25203A64;
+1529 : 75252F75;
+152A : 756C6320;
+152B : 72657473;
+152C : 72662073;
+152D : 202C6565;
+152E : 73756C63;
+152F : 73726574;
+1530 : 25203D20;
+1531 : 79622075;
+1532 : 0A736574;
+1533 : 6B6E7500;
+1534 : 6E776F6E;
+1535 : 2F445300;
+1536 : 00434D4D;
+1537 : 43484453;
+1538 : 5844532F;
+1539 : 4D652F43;
+153A : 0000434D;
+153B : 000054CD;
+153C : 000054D5;
+153D : 000054DC;
+153E : 52206F4E;
+153F : 64204354;
+1540 : 63657465;
+1541 : 20646574;
+1542 : 49207461;
+1543 : 61204332;
+1544 : 65726464;
+1545 : 30207373;
+1546 : 32302578;
+1547 : 52000A78;
+1548 : 72204354;
+1549 : 73696765;
+154A : 20726574;
+154B : 746E6F63;
+154C : 3A746E65;
+154D : 2520000A;
+154E : 00783230;
+154F : 4354520A;
+1550 : 6D697420;
+1551 : 25203A65;
+1552 : 2D753430;
+1553 : 75323025;
+1554 : 3230252D;
+1555 : 30252075;
+1556 : 253A7532;
+1557 : 3A753230;
+1558 : 75323025;
+1559 : 612F000A;
+155A : 69646362;
+155B : 252E6B73;
+155C : 73252F64;
+155D : 25007525;
+155E : 3A752573;
+155F : 756F6D20;
+1560 : 6465746E;
+1561 : 0A732520;
+1562 : 62612F00;
+1563 : 73696463;
+1564 : 73252F6B;
+1565 : 25007525;
+1566 : 3A752573;
+1567 : 72617720;
+1568 : 676E696E;
+1569 : 6966203A;
+156A : 7420656C;
+156B : 66206F6F;
+156C : 6D676172;
+156D : 65746E65;
+156E : 77202C64;
+156F : 206C6C69;
+1570 : 73206562;
+1571 : 0A776F6C;
+1572 : 00646800;
+1573 : 00667300;
+1574 : 00666D00;
+1575 : 006F6D00;
+1576 : 9076EB00;
+1577 : 41465845;
+1578 : 20202054;
+1579 : 54414600;
+157A : 20203233;
+157B : 3A2A0020;
+157C : 227C3E3C;
+157D : 2B007F3F;
+157E : 5B3D3B2C;
+157F : 0301005D;
+1580 : 0E090705;
+1581 : 16141210;
+1582 : 001E1C18;
+1583 : 03020201;
+1584 : 04030303;
+1585 : 04040404;
+1586 : 05040404;
+1587 : 05050505;
+1588 : 05050505;
+1589 : 05050505;
+158A : 06050505;
+158B : 06060606;
+158C : 06060606;
+158D : 06060606;
+158E : 06060606;
+158F : 06060606;
+1590 : 06060606;
+1591 : 06060606;
+1592 : 07060606;
+1593 : 07070707;
+1594 : 07070707;
+1595 : 07070707;
+1596 : 07070707;
+1597 : 07070707;
+1598 : 07070707;
+1599 : 07070707;
+159A : 07070707;
+159B : 07070707;
+159C : 07070707;
+159D : 07070707;
+159E : 07070707;
+159F : 07070707;
+15A0 : 07070707;
+15A1 : 07070707;
+15A2 : 08070707;
+15A3 : 08080808;
+15A4 : 08080808;
+15A5 : 08080808;
+15A6 : 08080808;
+15A7 : 08080808;
+15A8 : 08080808;
+15A9 : 08080808;
+15AA : 08080808;
+15AB : 08080808;
+15AC : 08080808;
+15AD : 08080808;
+15AE : 08080808;
+15AF : 08080808;
+15B0 : 08080808;
+15B1 : 08080808;
+15B2 : 08080808;
+15B3 : 08080808;
+15B4 : 08080808;
+15B5 : 08080808;
+15B6 : 08080808;
+15B7 : 08080808;
+15B8 : 08080808;
+15B9 : 08080808;
+15BA : 08080808;
+15BB : 08080808;
+15BC : 08080808;
+15BD : 08080808;
+15BE : 08080808;
+15BF : 08080808;
+15C0 : 08080808;
+15C1 : 08080808;
+15C2 : 23080808;
+15C3 : 202B302D;
+15C4 : 4C6C6800;
+15C5 : 67666500;
+15C6 : 00474645;
+15C7 : 33323130;
+15C8 : 37363534;
+15C9 : 42413938;
+15CA : 46454443;
+15CB : 32313000;
+15CC : 36353433;
+15CD : 61393837;
+15CE : 65646362;
+15CF : 00000066;
+15D0 : 00004BD6;
+15D1 : 00004BEC;
+15D2 : 00004BAA;
+15D3 : 00004BAA;
+15D4 : 00004BAA;
+15D5 : 00004BAA;
+15D6 : 00004BEC;
+15D7 : 00004BAA;
+15D8 : 00004BAA;
+15D9 : 00004BAA;
+15DA : 00004BAA;
+15DB : 00004D7C;
+15DC : 00004C3C;
+15DD : 00004D0E;
+15DE : 00004BAA;
+15DF : 00004BAA;
+15E0 : 00004DB8;
+15E1 : 00004BAA;
+15E2 : 00004C3C;
+15E3 : 00004BAA;
+15E4 : 00004BAA;
+15E5 : 00004D1A;
+15E6 : 00000001;
+15E7 : 00000000;
+15E8 : 00000000;
+15E9 : 00000000;
+15EA : 00000000;
+15EB : 00000000;
+15EC : 00000000;
+15ED : 00000000;
+15EE : 00000000;
+15EF : 00000000;
+15F0 : 00000000;
+15F1 : 00000000;
+15F2 : 00000000;
+15F3 : 00000000;
+15F4 : 00000000;
+15F5 : 00000000;
+15F6 : 00000000;
+15F7 : 00000000;
+15F8 : 00000000;
+15F9 : 00000000;
+15FA : 00000000;
+15FB : 00000000;
+15FC : 00000000;
+15FD : 00000000;
+15FE : 00000000;
+15FF : 00000000;
+1600 : 00000000;
+1601 : 00000000;
+1602 : 00000000;
+1603 : 00000000;
+1604 : 00000000;
+1605 : 00000000;
+1606 : 00000000;
+1607 : 00000000;
+1608 : 00000000;
+1609 : 00000000;
+[160A..1FFF] : 00;
 END;

+ 74 - 6
fw/hello.c

@@ -182,7 +182,6 @@ static void init(void)
 
     init_abc_memmap();
 
-    con_set_baudrate(115000);
     set_led(0);
 
     con_puts(hello);
@@ -194,24 +193,75 @@ static void init(void)
     read_rtc();
 }
 
+extern uint32_t __dram_bss_start[], __dram_bss_end[], __dram_bss_len[];
+
+static uint32_t romcopy_time[2];
+static unsigned int romcopy_state;
+IRQHANDLER(romcopy)
+{
+    switch (romcopy_state++) {
+    case 0:
+	/* Copy testdata */
+	ROMCOPY_RAMADDR = 0;
+	ROMCOPY_ROMADDR = 0x100000;
+	ROMCOPY_DATALEN = TESTDATA_WORDS << 2;
+	break;
+    case 1:
+	/* Zero .dram.bss */
+	romcopy_time[0] = rdtime() - time_zero;
+
+	ROMCOPY_RAMADDR = (size_t)__dram_bss_start;
+	ROMCOPY_ROMADDR = 0;	/* Zero */
+	ROMCOPY_DATALEN = (size_t)__dram_bss_len;
+	break;
+    default:
+	romcopy_time[1] = rdtime() - romcopy_time[0];
+	mask_irq(ROMCOPY_IRQ);
+	return;
+    }
+}
+
+/*
+ * Faster than memset() because it is less generic
+ * newlib gets the bss clearing wrong for some reason...
+ */
+static void clear_bss(void)
+{
+    extern uint32_t __bss_start[], __BSS_END__[];
+
+    for (uint32_t *p = __bss_start; p < __BSS_END__; p += 8) {
+	p[0] = 0;
+	p[1] = 0;
+	p[2] = 0;
+	p[3] = 0;
+	p[4] = 0;
+	p[5] = 0;
+	p[6] = 0;
+	p[7] = 0;
+    }
+}
+
 void main(void)
 {
     /* The data section is not reinitialized on reset */
     static unsigned int loops = 1;
 
-    uint32_t done;
     uint32_t irq_count;
     uint32_t abc_status;
+    uint32_t done;
+    uint32_t bss_clear_time;
 
-    while (!(SYS_ROMCOPY & SYS_ROMCOPY_DONE))
-	pause();
+    clear_bss();
+    bss_clear_time = rdtime() - time_zero;
+
+    romcopy_state = 0;
+    unmask_irq(ROMCOPY_IRQ);
 
-    done = rdtime() - time_zero;
+    con_set_baudrate(115200);
 
     init();
 
     con_printf("This is loop: %u\n", loops++);
-    con_printf("SDRAM download took %u us\n", done/(CPU_HZ/1000000));
 
     abc_status = ABC_STATUS;
     if (abc_status & ABC_STATUS_LIVE) {
@@ -221,8 +271,26 @@ void main(void)
 	con_puts("No ABC-bus host detected\n");
     }
 
+    con_printf("Clearing .bss took %u us\n",
+	       bss_clear_time/(CPU_HZ/1000000));
+
+    while (!(irqmask() & (1 << ROMCOPY_IRQ)))
+	pause();
+
+    con_printf("SDRAM download took %u us\n",
+	       romcopy_time[0]/(CPU_HZ/1000000));
+    con_printf("SDRAM bss clear took %u us\n",
+	       romcopy_time[1]/(CPU_HZ/1000000));
+
     test_download();
 
+    for (const uint32_t *p = __dram_bss_start; p < __dram_bss_end; p++) {
+	if (*p) {
+	    con_printf(".dram.bss not properly cleared\n");
+	    break;
+	}
+    }
+
     disk_init();
     test_sdram();
     scrub_sdram();

+ 6 - 2
fw/ioregs.h

@@ -55,8 +55,12 @@
 #define SYS_BOARDCFG		IODEVL(SYS,1)
 #define SYS_LED			IODEVL(SYS,2)
 #define SYS_RESET		IODEVL(SYS,3)
-#define SYS_ROMCOPY		IODEVL(SYS,4)
-#define SYS_ROMCOPY_DONE	1
+
+#define ROMCOPY_RAMADDR		IODEVL(ROMCOPY,0)
+#define ROMCOPY_ROMADDR		IODEVL(ROMCOPY,1)
+#define ROMCOPY_DATALEN		IODEVL(ROMCOPY,2)
+#define ROMCOPY_STATUS		IODEVL(ROMCOPY,3)
+#define ROMCOPY_STATUS_DONE	1
 
 #define CON_DATA		IODEVB(CONSOLE,0)
 #define CON_BAUDDIV		IODEVL(CONSOLE,1)

+ 9 - 1
fw/max80.ld

@@ -67,6 +67,8 @@ SECTIONS
 	.sdata2         : {
 		*(.sdata2 .sdata2.* .gnu.linkonce.s2.*)
 	}
+
+	. = ALIGN(32);
 	__bss_start = .;
 	.sbss : ALIGN(4) {
 		*(.dynsbss)
@@ -82,6 +84,7 @@ SECTIONS
 		*(.bss .bss.* .gnu.linkonce.b.*)
 		*(COMMON)
 	}
+	. = ALIGN(32);
 	__BSS_END__ = .;
 
 	__global_pointer$ = 0;
@@ -157,7 +160,12 @@ SECTIONS
 		*(.dram.data*)
 	} >DRAM
 
-	.dram.bss (NOLOAD) : ALIGN(4) {
+	. = ALIGN(8);
+	__dram_bss_start = .;
+	.dram.bss (NOLOAD) : ALIGN(8) {
 		*(.dram.bss*)
 	} >DRAM
+	. = ALIGN(8);
+	__dram_bss_end = .;
+	__dram_bss_len = __dram_bss_end - __dram_bss_start;
 }

+ 1 - 0
iodevs.conf

@@ -17,6 +17,7 @@ our @iodevs = (
     { -name => 'sys' },
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